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公开(公告)号：CN109167966A
公开(公告)日：2019-01-08
申请号：CN201811144657.X
申请日：2018-09-29
Applicant: 南京邮电大学南通研究院有限公司 , 南京邮电大学
Abstract: 本发明公开了一种基于FPGA+ARM的图像动态检测系统及方法，系统包括COMS采集电路、zynq处理电路和HDMI显示电路；COMS采集电路与摄像头连接，用于视频采集，形成数字图像，然后将信号传给zynq处理电路；Zynq处理电路包含FPGA部分和ARM部分，FPGA部分用于信号接收和传输，将边缘检测算法做成IP核放入FPGA部分；ARM部分存储插帧法；HDMI显示电路与显示器连接，用于显示视频。本发明基于FPGA和ARM，实现图像的快速采集与处理。
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公开(公告)号：CN118301492A
公开(公告)日：2024-07-05
申请号：CN202410394767.0
申请日：2024-04-02
Applicant: 南京邮电大学
IPC: H04N25/70 , H01L27/146
Abstract: 本发明公开了一种基于光敏模块的忆阻成像电路结构及使用方法，至少包括忆阻成像单元、多通道输出选择模块和信号放大模块；忆阻成像单元呈阵列排布，每个忆阻成像单元包含第一支路和第二支路；第一支路包括依次串联的光敏电阻Rg、光敏二极管PD和电阻R；第二支路包括依次串联的忆阻器m1和忆阻器m2；还包括二极管VD1和二极管VD2，所述二极管VD1输入端连接于光敏电阻Rg和光敏二极管PD之间，输出端连接至忆阻器m1和m2之间；所述二极管VD2连接忆阻器m1的输出端，并对外输出Vout。通过将光敏电阻及光敏二极管等光敏模块与忆阻器模块结合，设计一种基于光照变化存储图像信息的忆阻成像单元，通过设计集成化的芯片结构，满足成像电路的阵列化设计。
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公开(公告)号：CN109034379B
公开(公告)日：2024-02-27
申请号：CN201811187834.2
申请日：2018-10-12
Applicant: 南京邮电大学
IPC: G06N3/06
Abstract: 本发明针对忆阻器作为处理器电子元器件的的特殊要求，提出一种由类脑器件忆阻器搭建的神经元及神经元电路，能够实现类似人类神经元细胞的信号存储和处理，并且其单个神经元细胞上面可扩充性地连接成百上千个忆阻器，这为忆阻器的大规模的使用提供了十分可行的电路设计方式。结合其他类的电子器件诸如CMOS管、Selector、纳米导线、以及脉冲设计方面的知识，在本发明中创造性地解决了忆阻器作为处理器核心器件所设计的神经元细胞在生物学方面所面临的多突触连接、正向刺激、反向刺激、细胞核存储、突触前端、突出后端等生物学方面的设计问题，实现（正向和反向）信号在神经元之内的处理和神经元之间的传递，并搭建了相应的神经元细胞和神经元网络电路。
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公开(公告)号：CN118301494A
公开(公告)日：2024-07-05
申请号：CN202410394772.1
申请日：2024-04-02
Applicant: 南京邮电大学
IPC: H04N25/778 , H04N25/779
Abstract: 本发明公开了一种多忆阻器阵列成像电路结构及使用方法，至少包括若干阵列排布的忆阻成像单元、输出通道地址选择模块和信号放大模块；每个忆阻成像单元包括光敏模块G、忆阻器m1、忆阻器m2和二极管VD；每个光敏模块G的输出端分别连接忆阻器m1和忆阻器m2，光敏模块G和忆阻器m1间连接有用于输出信号的二极管VD；每一列忆阻成像单元中所有忆阻器组{m2}共用一个输出通道地址选择模块的信号端；每一行忆阻成像单元的所有二极管组{VD}共用一个传输至信号放大模块AMP的输出端；所有光敏模块G共用信号输入端Va，所有忆阻器组{m1}另一端共用信号输入端Vb。本发明简化了成像的形成和控制过程。
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公开(公告)号：CN109063833B
公开(公告)日：2023-09-08
申请号：CN201811272115.0
申请日：2018-10-29
Applicant: 南京邮电大学
IPC: G06N3/065
Abstract: 本发明提出一种基于忆阻器的神经网络突触阵列电路，用于连接神经网络中前一层神经元与后一层神经元；该电路包括突触阵列，突触阵列包括n*m个突触结构，每个突触结构由一个肖基特二极管和一个忆阻器件串联而成；肖基特二极管的阳极作为突触结构的输入端，肖基特二极管的阴极与忆阻器件的输入端相连，忆阻器件的输出端作为突触结构的输出端；位于同一行的m个突触结构的输入端相连，作为本行突触阵列的输入端；而位于同一列的n个突触结构的输出端相连，作为本列突触阵列的输出端；所述突触阵列共有n个输入端和m个输出端。本发明能够防止忆阻器电路在信息处理过程中发生多路漏电流现象；且能够根据实际输入信号的规模和特点进行扩展和改变。
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Patent Agency Ranking
公开(公告)号：CN109558946A
公开(公告)日：2019-04-02
申请号：CN201811267920.4
申请日：2018-10-29
Applicant: 南京邮电大学
IPC: G06N3/063
Abstract: 本发明公开了一种基于忆阻器阵列的识别系统，包括图像采集模块、神经网络模块、通讯模块、FPGA模块、微处理器模块、数模转换模块以及忆阻器阵列；所述神经网络模块与所述图像采集模块连接，所述神经网络模块通过所述通讯模块与所述FPGA模块连接，所述FPGA模块连接分别与所述微处理器模块和所述数模转换模块连接，所述忆阻器阵列与所述数模转换模块连接。本发明搭建了一种忆阻器阵列电路接口，为忆阻器阵列电路提供有限的输入，方便科研人员在忆阻器技术方面的丰富性研究。并可代替大量的电子突触运算，极大的节省了研究人员的精力和研究机构的研究成本。
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公开(公告)号：CN108829977A
公开(公告)日：2018-11-16
申请号：CN201810636153.3
申请日：2018-06-20
Applicant: 南京邮电大学
IPC: G06F17/50
Abstract: 本发明公开了一种忆阻器电压信号电路及其产生忆阻器多路不同电压信号的方法，包括FPGA、数模转换器以及外围电路，所述FPGA与所述数模转换器连接，所述FPGA与上位机连接；所述FPGA从上位机接收所需要的信号，将其分组储存起来；所述FPGA产生所述数模转换器所需的时序信号，并将之前存储的信号按照时序输入到所述数模转换器中，其产生的模拟信号通过外围放大电路放大后，传输给忆阻器电路。本发明充分利用FPGA并行特点，为忆阻器电路产生多路不同信号，并且可以消除不同信号之间的延时问题，从而实现信号间的同步问题。
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公开(公告)号：CN109558946B
公开(公告)日：2022-07-12
申请号：CN201811267920.4
申请日：2018-10-29
Applicant: 南京邮电大学
IPC: G06N3/063
Abstract: 本发明公开了一种基于忆阻器阵列的识别系统，包括图像采集模块、神经网络模块、通讯模块、FPGA模块、微处理器模块、数模转换模块以及忆阻器阵列；所述神经网络模块与所述图像采集模块连接，所述神经网络模块通过所述通讯模块与所述FPGA模块连接，所述FPGA模块连接分别与所述微处理器模块和所述数模转换模块连接，所述忆阻器阵列与所述数模转换模块连接。本发明搭建了一种忆阻器阵列电路接口，为忆阻器阵列电路提供有限的输入，方便科研人员在忆阻器技术方面的丰富性研究。并可代替大量的电子突触运算，极大的节省了研究人员的精力和研究机构的研究成本。
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公开(公告)号：CN110473580A
公开(公告)日：2019-11-19
申请号：CN201910771732.3
申请日：2019-08-21
Applicant: 南京邮电大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于忆阻器芯片的可编程电路最小单元及其操作方法，可编程电路最小单元包括：阻变元件、MOS管、和地址寄存器；对最小单元中的相同功能区域的部分进行统一划分，并用使能端wl通过连接珊极进行统一控制，不同的功能区域忆阻器和MOS(1T1R)，可以设置多个对应的{wl}进行使能控制打开；通过设置时钟周期clk和ctrol_information，以及Vs、Vd、wl的工作特点，实现了忆阻芯片中的忆阻器的定向编程、和格式化操作，有效提高忆阻器电路和芯片中忆阻器编码的可控性和效率。
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公开(公告)号：CN110443356A
公开(公告)日：2019-11-12
申请号：CN201910726323.1
申请日：2019-08-07
Applicant: 南京邮电大学
Abstract: 本发明针对以忆阻器作为神经网络核心器件的的特殊要求，提出一种由类脑器件忆阻器结合传统器件搭建电流型神经元电路的方法，能够模拟实现前向的神经网络运算，采用由忆阻器件和MOS管为核心的1T1R权重模式，极大地减少了神经网络运算中所耗费的片上资源，结合其他类的电子器件诸如MOS管、低功耗运放、轨到轨运放技术、以及数字、模拟电路方面的原理和仿生学原理，解决了1T1R作为神经网络中核心器件所设计的信号输入、权值网络、电流等效加法器求和以及激活层面的的设计问题，实现正负信号的处理和神经网络层之间的传递，并搭建了相对应的突触权值矩阵模型和多层神经元网络电路。
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