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Patent Agency Ranking
公开(公告)号：CN101170406B
公开(公告)日：2010-10-06
申请号：CN200610114095.5
申请日：2006-10-27
Applicant: 北京中电华大电子设计有限责任公司
IPC: H04L9/30
Abstract: 本发明提供一种双核公钥密码算法协处理器的实现方法，能够很好的解决由于运算中大数宽度过长导致的存储量过大问题。通过本发明描述的方式，只需增加必要的控制部分，并且不增加额外时间开销，就能达到在一定程度上节约面积资源，并提高后端版图布线利用率。同时双核运算模块的使用，大大提高了公钥密码运算效率。一位地址线的设计，不仅可适应在资源有限的情况下使用协处理器，还便于简化整个公钥密码算法流程的运算。在流程中协处理器的结果数据可以不从接口输出，只需根据算法需要直接参与下一个运算。实现该功能的部件是两个完全相同的运算模块和接口控制模块，每个运算模块包括：RAM模块、控制模块和算法模块。
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公开(公告)号：CN101202628A
公开(公告)日：2008-06-18
申请号：CN200610164970.0
申请日：2006-12-11
Applicant: 北京中电华大电子设计有限责任公司
IPC: H04L9/32
Abstract: 本发明提供了分组哈希协处理器的一种实现方法，它属于信息安全密码领域，可实现数据加解密运算及参与签名验证，用该方法实现的分组哈希协处理器支持分组密码体制和HASH运算，支持高低速数据接口和流水线结构，可实现单分组、单哈希、先分组后哈希以及同时分组哈希等功能，具有很强的实用性。实现该功能的硬件部件包括：分组运算单元、哈希运算单元、低速数据接口读写控制单元、高速数据接口处理单元(由输入FIFO1和输出FIFO2组成)、协处理器核心控制单元以及一个双口RAM、内部FIFO3、命令寄存器、块数寄存器、参数寄存器、分组输入缓冲寄存器Inda和分组输出缓冲寄存器Outda等。
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公开(公告)号：CN101170406A
公开(公告)日：2008-04-30
申请号：CN200610114095.5
申请日：2006-10-27
Applicant: 北京中电华大电子设计有限责任公司
IPC: H04L9/30
Abstract: 本发明提供一种双核公钥密码算法协处理器的实现方法，能够很好的解决由于运算中大数宽度过长导致的存储量过大问题。通过本发明描述的方式，只需增加必要的控制部分，并且不增加额外时间开销，就能达到在一定程度上节约面积资源，并提高后端版图布线利用率。同时双核运算模块的使用，大大提高了公钥密码运算效率。一位地址线的设计，不仅可适应在资源有限的情况下使用协处理器，还便于简化整个公钥密码算法流程的运算。在流程中协处理器的结果数据可以不从接口输出，只需根据算法需要直接参与下一个运算。实现该功能的部件是两个完全相同的运算模块和接口控制模块，每个运算模块包括：RAM模块、控制模块和算法模块。
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公开(公告)号：CN101202628B
公开(公告)日：2010-10-20
申请号：CN200610164970.0
申请日：2006-12-11
Applicant: 北京中电华大电子设计有限责任公司
IPC: H04L9/32
Abstract: 本发明提供了分组哈希协处理器的一种实现方法，它属于信息安全密码领域，可实现数据加解密运算及参与签名验证，用该方法实现的分组哈希协处理器支持分组密码体制和HASH运算，支持高低速数据接口和流水线结构，可实现单分组、单哈希、先分组后哈希以及同时分组哈希等功能，具有很强的实用性。实现该功能的硬件部件包括：分组运算单元、哈希运算单元、低速数据接口读写控制单元、高速数据接口处理单元(由输入FIFO1和输出FIFO2组成)、协处理器核心控制单元以及一个双口RAM、内部FIFO3、命令寄存器、块数寄存器、参数寄存器、分组输入缓冲寄存器Inda和分组输出缓冲寄存器Outda等。
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公开(公告)号：CN101150392A
公开(公告)日：2008-03-26
申请号：CN200610113262.4
申请日：2006-09-21
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 利用数字功耗补偿防功耗攻击的硬件3DES，用于安全应用领域的智能卡芯片。本发明利用数字电路功耗补偿的方法，设计了两个对称的3DES硬件电路，其中一个用于得到加密结果，另一个仅用于对第一个3DES电路进行功耗补偿。此3DES硬件电路在智能卡中承担加密运算协处理器的作用。此项技术在实现高速3DES加密运算的同时，可有效防止智能卡领域的功耗攻击。
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