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公开(公告)号：CN101986584A
公开(公告)日：2011-03-16
申请号：CN201010522379.4
申请日：2010-10-22
Applicant: 中国科学院计算技术研究所
IPC: H04L1/00
Abstract: 本发明提供一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括：输入缓存RAM，用于缓存输入数据；解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；输入缓存RAM读控制器和比特分离装置，用于在输出过程中完成填充比特的恢复，并且在打孔模式下完成解打孔操作；解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；解交织RAM读控制器，用于读取解交织RAM；解交织RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后读出数据，完成解交织。
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公开(公告)号：CN103699515A
公开(公告)日：2014-04-02
申请号：CN201310740883.5
申请日：2013-12-27
Applicant: 中国科学院计算技术研究所
IPC: G06F17/14
Abstract: 本发明提供一种FFT并行处理装置和方法，该装置支持一种或多种基数的蝶形运算，包括FFT控制器和蝶形运算器。其中，FFT控制器用于根据并行度将FFT运算分解为一级或多级蝶形运算，所述并行度是所述装置支持的一种或多种基数的倍数。蝶形运算器用于顺序执行每一级蝶形运算，其中在每一级蝶形运算中执行一次或多次蝶形运算，并且每一次蝶形运算的基数是所述装置支持的基数。利用本发明提供的装置和方法，可在保持访存并行度与系统并行度一致的情况下，通过简单的地址运算来避免访存冲突问题。此外，还可以支持较高的FFT并行化程度，在提高运算速度的同时将硬件资源保持在较低的水平。
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公开(公告)号：CN101951266B
公开(公告)日：2013-04-24
申请号：CN201010262146.5
申请日：2010-08-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明一种Turbo并行译码的方法及译码器，包括：步骤1，译码器将输入的译码序列分成W个相同长度的窗，依次在窗的前后添加比特；步骤2，译码器开始第一次迭代的前向状态度量计算，存储窗的原始结束位置的前向状态度量，作为第二次迭代时，下一个窗的前向状态度量的初始值；步骤3，译码器开始第一次迭代的后向状态度量计算，存储窗的原始起始位置的后向状态度量，作为第二次迭代时，前一个窗的后向状态度量的初始值；步骤4，译码器去掉每个窗添加的比特段，依并行窗算法进行后续迭代，当迭代次数达到预设的最大迭代次数时，迭代停止。本发明能够减少现有的并行窗算法的性能损失。
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公开(公告)号：CN102035778A
公开(公告)日：2011-04-27
申请号：CN200910093700.9
申请日：2009-09-27
Applicant: 中国科学院计算技术研究所
IPC: H04L27/26
Abstract: 本发明提供一种数字基带处理器，包括上行发射机、下行接收机、一个集中存储器和访问集中器；其中，上行发射机包括用于信道编码、QAM调制以及IDFT变换的上行处理第一部分，用于做插入CP、成形滤波、定时发送操作的上行处理第二部分；下行接收机包括用于帧同步前处理的下行处理第一部分，用于对数据做去CP、OFDM解调、同步、MIMO译码、QAM软解调、解速率匹配操作的下行处理第二部分，以及用于做信道译码和校验操作的下行处理第三部分；访问集中器包括与下行处理第一部分以及下行处理第二部分连接的第一访问端口，与下行处理第三部分连接的第三访问端口，与上行处理第一部分以及上行处理第二部分连接的第二访问端口。
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Patent Agency Ranking
公开(公告)号：CN103699515B
公开(公告)日：2017-01-18
申请号：CN201310740883.5
申请日：2013-12-27
Applicant: 中国科学院计算技术研究所
IPC: G06F17/14
Abstract: 本发明提供一种FFT并行处理装置和方法，该装置支持一种或多种基数的蝶形运算，包括FFT控制器和蝶形运算器。其中，FFT控制器用于根据并行度将FFT运算分解为一级或多级蝶形运算，所述并行度是所述装置支持的一种或多种基数的倍数。蝶形运算器用于顺序执行每一级蝶形运算，其中在每一级蝶形运算中执行一次或多次蝶形运算，并且每一次蝶形运算的基数是所述装置支持的基数。利用本发明提供的装置和方法，可在保持访存并行度与系统并行度一致的情况下，通过简单的地址运算来避免访存冲突问题。此外，还可以支持较高的FFT并行化程度，在提高运算速度的同时将硬件资源保持在较低的水平。
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公开(公告)号：CN101827052B
公开(公告)日：2012-12-26
申请号：CN201010148714.9
申请日：2010-04-14
Applicant: 中国科学院计算技术研究所
IPC: H04L25/03 , H04L25/497 , H04L27/26
Abstract: 本发明提供一种LTE系统时间同步和频率同步的方法和装置，包括用于对基带数字信号进行延时一个OFDM时间归一化自相关的归一化自相关单元，根据所述归一化自相关单元产生的峰值相位进行分数频偏估计并且对所述基带数字信号进行分数频偏的校正的分数频偏自动控制单元，经过分数频偏的校正的基带数字信号与预置整数频偏的本地主同步信号进行归一化互相关的主同步信号互相关单元，根据所述归一化互相关的值进行时间同步的时间同步单元，和根据所述归一化互相关的值进行整数频偏估计，对经过分数频偏校正的基带数字信号进行整数频偏校正的整数频偏校正单元，从而实现LTE系统时间同步和频率同步。
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公开(公告)号：CN101951266A
公开(公告)日：2011-01-19
申请号：CN201010262146.5
申请日：2010-08-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明一种Turbo并行译码的方法及译码器，包括：步骤1，译码器将输入的译码序列分成W个相同长度的窗，依次在窗的前后添加比特；步骤2，译码器开始第一次迭代的前向状态度量计算，存储窗的原始结束位置的前向状态度量，作为第二次迭代时，下一个窗的前向状态度量的初始值；步骤3，译码器开始第一次迭代的后向状态度量计算，存储窗的原始起始位置的后向状态度量，作为第二次迭代时，前一个窗的后向状态度量的初始值；步骤4，译码器去掉每个窗添加的比特段，依并行窗算法进行后续迭代，当迭代次数达到预设的最大迭代次数时，迭代停止。本发明能够减少现有的并行窗算法的性能损失。
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公开(公告)号：CN102035778B
公开(公告)日：2013-01-30
申请号：CN200910093700.9
申请日：2009-09-27
Applicant: 中国科学院计算技术研究所
IPC: H04L27/26
Abstract: 本发明提供一种数字基带处理器，包括上行发射机、下行接收机、一个集中存储器和访问集中器；其中，上行发射机包括用于信道编码、QAM调制以及IDFT变换的上行处理第一部分，用于做插入CP、成形滤波、定时发送操作的上行处理第二部分；下行接收机包括用于帧同步前处理的下行处理第一部分，用于对数据做去CP、OFDM解调、同步、MIMO译码、QAM软解调、解速率匹配操作的下行处理第二部分，以及用于做信道译码和校验操作的下行处理第三部分；访问集中器包括与下行处理第一部分以及下行处理第二部分连接的第一访问端口，与下行处理第三部分连接的第三访问端口，与上行处理第一部分以及上行处理第二部分连接的第二访问端口。
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公开(公告)号：CN101827052A
公开(公告)日：2010-09-08
申请号：CN201010148714.9
申请日：2010-04-14
Applicant: 中国科学院计算技术研究所
IPC: H04L25/03 , H04L25/497 , H04L27/26
Abstract: 本发明提供一种LTE系统时间同步和频率同步的方法和装置，包括用于对基带数字信号进行延时一个OFDM时间归一化自相关的归一化自相关单元，根据所述归一化自相关单元产生的峰值相位进行分数频偏估计并且对所述基带数字信号进行分数频偏的校正的分数频偏自动控制单元，经过分数频偏的校正的基带数字信号与预置整数频偏的本地主同步信号进行归一化互相关的主同步信号互相关单元，根据所述归一化互相关的值进行时间同步的时间同步单元，和根据所述归一化互相关的值进行整数频偏估计，对经过分数频偏校正的基带数字信号进行整数频偏校正的整数频偏校正单元，从而实现LTE系统时间同步和频率同步。
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