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公开(公告)号：CN118762996A
公开(公告)日：2024-10-11
申请号：CN202410907020.0
申请日：2024-07-08
申请人： 上海华虹宏力半导体制造有限公司 , 华虹半导体(无锡)有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06
摘要： 本发明提供一种低压超结MOSFET的工艺方法，在第一导电类型的衬底上外延形成第一导电类型的外延层；利用离子注入的方法在外延层表面形成第二导电类型的体区，之后对体区进行热扩散推进；在体区上形成硬掩膜层和光刻胶层；光刻打开光刻胶层以定义出栅沟槽的形成位置，之后利用各向异性刻蚀的方法在硬掩膜层上形成开口至外延层上，以硬掩膜层为掩膜刻蚀开口底部的外延层以形成第一栅沟槽，第一栅沟槽从外延层的上表面向下延伸穿过体区；沿第一栅沟槽延伸方向的垂直方向回推刻蚀外延层形成第二栅沟槽，从而使得第二栅沟槽缩进硬掩膜层之内；在栅沟槽表面形成离子注入保护层。本发明可以避免在柱体区注入时体区和柱体区在沟道区连接在一起。
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公开(公告)号：CN113113415A
公开(公告)日：2021-07-13
申请号：CN202110347764.8
申请日：2021-03-31
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L27/11517 , H01L27/11521 , H01L27/1156
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制作工艺。其中结构包括：衬底层，和生长在衬底层上的栅极结构；位于栅极结构两侧的衬底层中形成有源漏区；栅极结构包括相间隔的第一分栅结构和第二分栅结构；第一分栅结构和第二分栅结构均包括由下至上依次层叠的浮栅结构和控制栅结构；第一分栅结构和第二分栅结构之间间隔有选择栅结构；控制栅结构包括P型掺杂控制栅多晶硅层。其中工艺用于形成上述浮栅型分栅闪存器件结构。本申请提供的结构及其制作工艺可以解决相关技术中为了适应器件微缩，降低器件漏电，而增加第一P型区的离子注入剂量，从而导致器件的结击穿电压降低的问题。
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公开(公告)号：CN118301936A
公开(公告)日：2024-07-05
申请号：CN202410341077.9
申请日：2024-03-22
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本发明提供一种3D‑Nor型闪存器件阵列结构的加压操作方法，提供存储阵列，上一层的存储单元的漏端位线和相邻下一层存储单元源端源线共用；存储阵列的编程方法包括：选取一存储单元的一位线接地，另一位线接第一操作电压，其余的位线均接高阻态；该存储单元的字线接第二操作电压，其余的字线均接地；存储阵列的读取方法包括：选取一存储单元的一位线接地，另一位线接第三操作电压，其余的位线均接高阻态；该存储单元的字线接第四操作电压，其余的字线均接地。本发明的加压操作方法，在器件阵列操作时，选中的Bit在编程和读取时消除了其他漏电通道，可降低编程功耗，同时减小了读取操作时的漏电流对读取数据的干扰。
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公开(公告)号：CN117998863A
公开(公告)日：2024-05-07
申请号：CN202410074166.1
申请日：2024-01-17
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H10B41/50 , H10B41/35 , H01L21/762
摘要： 本发明提供一种多次可编程存储单元结构，包括P型的衬底，在衬底上形成有P型的外延层，在外延层上形成有深N型掺杂区；形成于外延层上的浅沟槽隔离，浅沟槽隔离用于定义出有源区；分别形成于有源区上的P型阱区以及P型掺杂区，P型掺杂区的掺杂浓度低于P型阱区，P型掺杂区为形成控制栅的区域；形成于P型掺杂区表面的N型掺杂区，N型掺杂区作为控制栅，其中靠近N型掺杂区处浅沟槽隔离底部的N型杂质离子浓度低于预设值；形成于P型阱区和P型掺杂区上的栅介质层以及位于栅介质层上的多晶硅浮栅；形成于多晶硅浮栅侧壁上的侧墙。本发明可以有效解因工艺波动等所导致的WL to WL(字线至字线)隔离耐压波动较大问题，同时防止WLto WL穿通，减小漏电，改善隔离耐压。
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公开(公告)号：CN113113415B
公开(公告)日：2022-09-20
申请号：CN202110347764.8
申请日：2021-03-31
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L27/11517 , H01L27/11521 , H01L27/1156
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制作工艺。其中结构包括：衬底层，和生长在衬底层上的栅极结构；位于栅极结构两侧的衬底层中形成有源漏区；栅极结构包括相间隔的第一分栅结构和第二分栅结构；第一分栅结构和第二分栅结构均包括由下至上依次层叠的浮栅结构和控制栅结构；第一分栅结构和第二分栅结构之间间隔有选择栅结构；控制栅结构包括P型掺杂控制栅多晶硅层。其中工艺用于形成上述浮栅型分栅闪存器件结构。本申请提供的结构及其制作工艺可以解决相关技术中为了适应器件微缩，降低器件漏电，而增加第一P型区的离子注入剂量，从而导致器件的结击穿电压降低的问题。
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公开(公告)号：CN113113414A
公开(公告)日：2021-07-13
申请号：CN202110347041.8
申请日：2021-03-31
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L27/11517 , H01L27/11521
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制造方法。方法包括：在第一导电类型衬底的闪存区上形成依次层叠的浮栅氧化层、浮栅多晶硅层、多晶硅间隔层、控制栅多晶硅层；定义闪存元胞区；使得闪存元胞区位置处形成第一导电类型防穿通注入区；沉积第一介质层；对第一介质层进行刻蚀，形成第一侧墙；以掩模层和第一侧墙为掩膜，未覆盖第一侧墙的控制栅多晶硅层和多晶硅间隔层，被刻蚀去除；进行第一导电类型晕环注入，形成第一导电类型晕环；沉积第二介质层，刻蚀形成第二侧墙；使得未覆盖第一侧墙和第二侧墙的浮栅多晶硅层和浮栅氧化层，被刻蚀去除；以第二侧墙和第一侧墙为掩膜，形成第二导电类型注入区。
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公开(公告)号：CN117979695A
公开(公告)日：2024-05-03
申请号：CN202410206785.1
申请日：2024-02-23
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 一种存储器结构及其形成方法，包括：提供衬底；在所述衬底上形成阻挡层；在所述阻挡层上形成源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层，至少三个所述源漏叠层沿垂直衬底表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层和位于所述源漏掺杂层之间的第二隔离层，所述第一隔离层位于相邻两个源漏叠层之间；形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层，沿朝向所述栅极结构的方向，所述第一隔离层的端部凸出于所述源漏叠层的端部以实现相邻沟道层之间的电绝缘。所述沿垂直衬底表面的方向依次堆叠的源漏叠层、沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于所述栅极结构侧壁和任一源漏叠层之间的沟道层的存储器结构增大了存储器结构的存储容量，并且所述源漏层结构在平行于衬底表面方向的占用面积仅为1个源漏叠层在平行于衬底表面方向的占用面积，所述存储器结构在增大存储容量时不增大在平行于衬底表面方向的面积，提升了存储器的存储密度。
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公开(公告)号：CN118538769A
公开(公告)日：2024-08-23
申请号：CN202410638892.1
申请日：2024-05-21
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336 , H01L21/265 , H01L21/223
摘要： 本发明提供一种具有N型超结沟槽栅的MOSFET器件结构，包括：在高掺杂N型的衬底上外延形成的P型外延层；在P型外延层表面形成有P型体区；在P型体区顶部形成有栅沟槽，栅沟槽从外延层的上表面向下延伸穿过P型体区，在栅沟槽的底部形成有N型漂移区，N型漂移区包裹栅沟槽的底部；位于栅沟槽下方的N型柱体区，N型柱体区的上表面与N型漂移区的底部相接触，N型柱体区的下表面与衬底相接触；在栅沟槽形成有栅介质层以及填充剩余栅沟槽的栅极多晶硅层；在沟槽两侧的P型体区上方形成有源端重掺杂区，在栅极多晶硅层上形成有绝缘介质层。本发明N型漂移区的引入，使得N型漂移区对沟槽栅底部形成了更好的包裹，降低了超结沟槽栅MOSFET器件的导通电阻。
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公开(公告)号：CN115148789A
公开(公告)日：2022-10-04
申请号：CN202210872861.3
申请日：2022-07-21
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 一种半导体结构及其形成方法，其中形成方法包括：提供衬底，所述衬底包括器件区、以及包围所述器件区的保护环区；在所述器件区内形成功率器件、以及在所述保护环区内形成保护环，所述保护环内具有第一掺杂离子，其中，所述保护环内的第一掺杂离子由在形成所述功率器件过程中采用的部分掺杂工艺形成，所述保护环内的第一掺杂离子的电学类型与所述功率器件的器件类型不同。由于所述保护环的形成是利用形成所述功率器件中采用的必要的掺杂工艺同步形成，避免了额外采用光罩工艺和掺杂工艺形成所述保护环，有效减少了制程步骤和制程成本。
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公开(公告)号：CN113113414B
公开(公告)日：2022-07-19
申请号：CN202110347041.8
申请日：2021-03-31
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L27/11517 , H01L27/11521
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制造方法。方法包括：在第一导电类型衬底的闪存区上形成依次层叠的浮栅氧化层、浮栅多晶硅层、多晶硅间隔层、控制栅多晶硅层；定义闪存元胞区；使得闪存元胞区位置处形成第一导电类型防穿通注入区；沉积第一介质层；对第一介质层进行刻蚀，形成第一侧墙；以掩模层和第一侧墙为掩膜，未覆盖第一侧墙的控制栅多晶硅层和多晶硅间隔层，被刻蚀去除；进行第一导电类型晕环注入，形成第一导电类型晕环；沉积第二介质层，刻蚀形成第二侧墙；使得未覆盖第一侧墙和第二侧墙的浮栅多晶硅层和浮栅氧化层，被刻蚀去除；以第二侧墙和第一侧墙为掩膜，形成第二导电类型注入区。
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