公开(公告)号：CN112038392B

公开(公告)日：2024-05-28

申请号：CN202010475223.9

申请日：2020-05-29

Applicant: 三菱电机株式会社

Inventor： 月东绫则 ,  增冈史仁 ,  原口友树

IPC: H01L29/06 ,  H01L29/739

Abstract: 目的在于提供能够降低半导体装置的泄漏电流的技术。半导体装置具有：第4杂质层，其在末端部中的最外周的第2杂质层与第1杂质层之间，以与最外周的第2杂质层连接，但与第1杂质层分离的状态配置，第4杂质层具有第2导电型，杂质浓度比第2杂质层低；绝缘膜，其配置于末端部的至少一部分之上，在第1杂质层之上具有第1开口部；以及电极，其配置于绝缘膜之上，经由第1开口部而与第1杂质层连接。

公开(公告)号：CN117690960A

公开(公告)日：2024-03-12

申请号：CN202311129575.9

申请日：2023-09-04

Applicant: 三菱电机株式会社

Inventor： 月东绫则

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。对饱和电流的增加进行抑制。半导体装置具有：第1沟槽，其设置为从第1杂质层的上表面到达第1半导体层内；第2沟槽，其设置为从第2杂质层的上表面到达比第1半导体层的下表面更靠下方处；第1导电型的第2半导体层，其设置于第1杂质层的表层，配置为在俯视观察时被第1沟槽和第3杂质层夹着；以及第1导电型的第3半导体层，其设置于第2杂质层的表层，配置为在俯视观察时被第2沟槽和第3杂质层夹着。

公开(公告)号：CN116013979A

公开(公告)日：2023-04-25

申请号：CN202211259363.8

申请日：2022-10-14

Applicant: 三菱电机株式会社

Inventor： 月东绫则 ,  增冈史仁 ,  田中香次 ,  附田正则

IPC: H01L29/739 ,  H01L23/00 ,  H01L21/331

Abstract: 本发明的目的在于提供能够对耐压及耐湿的降低进行抑制的半导体装置。本发明涉及的半导体装置具有：P层；绝缘膜；电极；多个P‑层，其设置于P层的末端区域侧；N‑层，其设置于P‑层的末端区域侧；N++层，其设置于N‑层的末端区域侧；绝缘膜，其在N‑层及N++层之上连续地设置；电极，其在绝缘膜及N++层之上连续地设置；高介电常数层，其至少设置于各P‑层之上；以及低介电常数层，其设置于高介电常数层之上，绝缘膜的有源区域侧的端部与最靠末端区域侧的P‑层的末端区域侧的端部之间的间隔大于0μm且小于或等于10μm，绝缘膜的有源区域侧的端部与电极的有源区域侧的端部之间的间隔大于或等于50μm。

公开(公告)号：CN118676192A

公开(公告)日：2024-09-20

申请号：CN202410259954.8

申请日：2024-03-07

Applicant: 三菱电机株式会社

Inventor： 月东绫则

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331 ,  H03K17/28 ,  H03K17/567

Abstract: 本发明扩大第1信号的转变与第2信号的转变的时间差的允许范围。半导体装置具备：半导体基板、位于半导体基板的第1半导体层和第2半导体层、相对于第1半导体层位于与半导体基板相反的一侧的第3半导体层、相对于第3半导体层位于与半导体基板相反的一侧的第4半导体层和第5半导体层、以及表面均具有绝缘性的第1电极至第3电极，第1电极贯通第5半导体层以及第3半导体层并延伸至第1半导体层。第2电极贯通第2半导体层、第3半导体层、第4半导体层，延伸至半导体基板。第3电极贯通第4半导体层以及第3半导体层并延伸至半导体基板，将第1半导体层与第2半导体层隔开，与第2电极一起夹着第2半导体层。

公开(公告)号：CN115966615A

公开(公告)日：2023-04-14

申请号：CN202211228858.4

申请日：2022-10-08

Applicant: 三菱电机株式会社

Inventor： 月东绫则

IPC: H01L29/861 ,  H01L29/06 ,  H01L29/36 ,  H01L21/329

Abstract: 提供在大电流且大电压的恢复动作中能够对半导体层完全耗尽进行抑制，能够对由大电流且大电压的恢复动作中的半导体层的完全耗尽导致的半导体装置的破损进行抑制的半导体装置以及半导体装置的制造方法。半导体装置具有：第1导电型的第1半导体层，其设置于半导体基体中的第2主面侧；第1导电型的第2半导体层，其与第1半导体层相比设置于第1主面侧，第1导电型的杂质浓度比第1半导体层低；以及第2导电型的第3半导体层，其与第2半导体层相比设置于第1主面侧，半导体基体的厚度方向上的第3半导体层的杂质浓度分布具有多个峰值，第3半导体层的厚度W满足某条件式。