公开(公告)号：CN115765702A

公开(公告)日：2023-03-07

申请号：CN202211063675.1

申请日：2022-09-01

Applicant: 三菱电机株式会社

Inventor： 福留淳 ,  外园和也 ,  羽野光隆 ,  寺户悠贵

IPC: H03K17/567

Abstract: 本发明涉及半导体元件驱动电路及半导体元件驱动装置，目的在于提供能够降低通断损耗，提高短路耐量的技术。半导体装置具有第1开关和第1驱动器。第1开关基于来自传输电路的同步信号和相对于同步信号而延迟的延迟信号，选择电源电位及生成电位的一者作为第1开关输出电位而输出。第1驱动器基于传输电路的同步信号和第1开关输出电位，对双极晶体管元件的栅极进行充电。

公开(公告)号：CN118412334A

公开(公告)日：2024-07-30

申请号：CN202410087454.0

申请日：2024-01-22

Applicant: 三菱电机株式会社

Inventor： 寺户悠贵 ,  外园和也 ,  张洪波 ,  鱼田紫织

IPC: H01L23/488 ,  H01L25/16

Abstract: 键合焊盘(11)具有：表面电极层(1)，具有第1面(10A)；电阻层(2)，具有在与第1面正交的第1方向(Z)上与第1面隔开间隔地配置且朝向第1面的相反侧的第2面(10B)；应力缓冲层(3)，在第1方向上配置于表面电极层与电阻层之间；以及连接部(4)，在第1方向上将表面电极层与应力缓冲层之间连接，且与表面电极层及应力缓冲层分别相接。应力缓冲层在与第1方向正交的方向上在键合焊盘整体延伸。连接部包含在第1方向上与表面电极层及应力缓冲层分别相接的绝缘体(41)、在与第1方向正交的方向上与绝缘体相接且将表面电极层与应力缓冲层之间电连接的多个插塞(42)。应力缓冲层的第1方向的厚度厚于表面电极层的第1方向的厚度。

公开(公告)号：CN114975335B

公开(公告)日：2025-04-15

申请号：CN202210157788.1

申请日：2022-02-21

Applicant: 三菱电机株式会社

Inventor： 寺户悠贵 ,  鱼田紫织 ,  酒井伸次

IPC: H01L23/495 ,  H10D80/30 ,  H10D80/20

Abstract: 得到能够提高散热性并且确保绝缘耐量的半导体封装件。多个半导体芯片(1a～1f、2a～2f)分别设置于多个芯片焊盘(3a～3d)之上。多个引线端子(6a～6f)分别与多个半导体芯片(1a～1f、2a～2f)连接。封装件(7)将多个芯片焊盘(3a～3d)、多个半导体芯片(1a～1f、2a～2f)及多个引线端子(6a～6f)封装。多个芯片焊盘(3a～3d)和多个引线端子(6a～6f)从封装件(7)的下表面露出。在封装件(7)的下表面，在相邻的芯片焊盘(3a～3d)之间及相邻的引线端子(6a～6f)之间设置有槽(8)。

公开(公告)号：CN114975335A

公开(公告)日：2022-08-30

申请号：CN202210157788.1

申请日：2022-02-21

Applicant: 三菱电机株式会社

Inventor： 寺户悠贵 ,  鱼田紫织 ,  酒井伸次

IPC: H01L23/495 ,  H01L25/16

Abstract: 得到能够提高散热性并且确保绝缘耐量的半导体封装件。多个半导体芯片(1a～1f、2a～2f)分别设置于多个芯片焊盘(3a～3d)之上。多个引线端子(6a～6f)分别与多个半导体芯片(1a～1f、2a～2f)连接。封装件(7)将多个芯片焊盘(3a～3d)、多个半导体芯片(1a～1f、2a～2f)及多个引线端子(6a～6f)封装。多个芯片焊盘(3a～3d)和多个引线端子(6a～6f)从封装件(7)的下表面露出。在封装件(7)的下表面，在相邻的芯片焊盘(3a～3d)之间及相邻的引线端子(6a～6f)之间设置有槽(8)。