公开(公告)号：CN110885685B

公开(公告)日：2023-07-18

申请号：CN201910825559.0

申请日：2019-09-03

Applicant: 三星电子株式会社 ,  秀博瑞殷株式会社

Inventor： 金用泰 ,  林廷训 ,  金秀珍 ,  吴政玟 ,  田昇敏 ,  全夏英

IPC: C09K13/08 ,  C09K13/00 ,  H01L21/306 ,  H01L21/28

Abstract: 提供了一种蚀刻组合物和一种使用该蚀刻组合物制造半导体器件的方法。根据实施例，所述蚀刻组合物可以包括：大约15重量％至大约75重量％的过乙酸；氟化合物；胺化合物；以及有机溶剂。

公开(公告)号：CN110885685A

公开(公告)日：2020-03-17

申请号：CN201910825559.0

申请日：2019-09-03

Applicant: 三星电子株式会社 ,  秀博瑞殷株式会社

Inventor： 金用泰 ,  林廷训 ,  金秀珍 ,  吴政玟 ,  田昇敏 ,  全夏英

IPC: C09K13/08 ,  C09K13/00 ,  H01L21/306 ,  H01L21/28

Abstract: 提供了一种蚀刻组合物和一种使用该蚀刻组合物制造半导体器件的方法。根据实施例，所述蚀刻组合物可以包括：大约15重量％至大约75重量％的过乙酸；氟化合物；胺化合物；以及有机溶剂。

公开(公告)号：CN117594600A

公开(公告)日：2024-02-23

申请号：CN202310550260.5

申请日：2023-05-16

Applicant: 三星电子株式会社

Inventor： 刘贤琯 ,  李善英 ,  全夏英 ,  全辉锡 ,  车知勋

IPC: H01L27/092 ,  H01L21/8238

Abstract: 一种半导体装置，包括：衬底，其包括NMOSFET区和PMOSFET区；分别位于NMOSFET区和PMOSFET区上的第一沟道图案和第二沟道图案，其各自包括彼此间隔开并且竖直地堆叠的相应的半导体图案；位于NMOSFET区和PMOSFET区上并且分别连接到第一沟道图案和第二沟道图案的第一源极/漏极图案和第二源极/漏极图案；以及栅电极，其位于第一沟道图案和第二沟道图案上。栅电极包括在第一沟道图案的相邻半导体图案之间的第一内电极和在第二沟道图案的相邻半导体图案之间的第二内电极。第一内电极的顶表面比第二内电极的顶表面更凸出。

公开(公告)号：CN104752508A

公开(公告)日：2015-07-01

申请号：CN201410768392.6

申请日：2014-12-12

Applicant: 三星电子株式会社

Inventor： 朴相真 ,  尹普彦 ,  全夏英 ,  赵炳权 ,  韩政男

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/06

Abstract: 本发明提供了包括具有多倾角的沟槽壁的半导体器件。半导体器件包括限定沟槽的栅极间隔物，栅极间隔物包括顺序地位于基板上的第一部分和第二部分。第一部分的内表面具有相对于基板的锐角倾角，第二部分的内表面具有相对于基板的直角倾角或钝角倾角。栅极电极填充沟槽的至少一部分。

公开(公告)号：CN104752508B

公开(公告)日：2020-03-17

申请号：CN201410768392.6

申请日：2014-12-12

Applicant: 三星电子株式会社

Inventor： 朴相真 ,  尹普彦 ,  全夏英 ,  赵炳权 ,  韩政男

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/06

Abstract: 本发明提供了包括具有多倾角的沟槽壁的半导体器件。半导体器件包括限定沟槽的栅极间隔物，栅极间隔物包括顺序地位于基板上的第一部分和第二部分。第一部分的内表面具有相对于基板的锐角倾角，第二部分的内表面具有相对于基板的直角倾角或钝角倾角。栅极电极填充沟槽的至少一部分。