公开(公告)号：CN119893987A

公开(公告)日：2025-04-25

申请号：CN202410881831.8

申请日：2024-07-03

Applicant: 三星电子株式会社

Inventor： 慎重垣 ,  黄世现 ,  李钟旼

IPC: H10B12/00 ,  H01L23/528 ,  H01L23/532 ,  H01L21/768

Abstract: 一种半导体器件，包括：第一层间绝缘层，在基板上并包括在第一水平处的上表面；第二层间绝缘层，在第一层间绝缘层上并且包括具有比第一层间绝缘层的密度小的密度的材料；第一接触，在第一层间绝缘层中并且具有在高于第一水平的第二水平处的上表面；贯穿通路，在第一层间绝缘层和基板中并且具有在高于第二水平的第三水平处的上表面；第一布线，在第二层间绝缘层中，与第一接触接触，并具有在低于第一水平的第四水平处的下表面；以及第二布线，在第二层间绝缘层中，与贯穿通路接触，并具有低于第四水平的第五水平。

公开(公告)号：CN117637699A

公开(公告)日：2024-03-01

申请号：CN202310661775.2

申请日：2023-06-06

Applicant: 三星电子株式会社

Inventor： 黄世现 ,  李钟旻 ,  慎重垣 ,  崔智旻

IPC: H01L23/544

Abstract: 提供了一种具有减小的厚度和提高的可靠性的半导体芯片以及包括半导体芯片的半导体封装件。半导体芯片包括半导体衬底、半导体衬底上的集成器件层、集成器件层上的多布线层、以及多布线层上的多个焊盘金属层的焊盘金属层，并且焊盘金属层具有限定于其中的测试焊盘。焊盘金属层在平行于半导体衬底的顶表面的第一方向或者垂直于第一方向的第二方向上延伸。测试焊盘是焊盘金属层的中心部分，并且焊盘金属层的排除测试焊盘的外部分在垂直于半导体衬底的顶表面的第三方向上与布线重叠。

公开(公告)号：CN117476606A

公开(公告)日：2024-01-30

申请号：CN202310936474.6

申请日：2023-07-27

Applicant: 三星电子株式会社

Inventor： 崔智旻 ,  慎重垣 ,  禹盛允 ,  李瑌真 ,  李钟旼 ,  黄世现

IPC: H01L23/544

Abstract: 一种半导体器件可以包括基板上的多个芯片区域、在基板上围绕所述多个芯片区域中的每个的至少一个划道、包括在所述多个芯片区域中的多个第一对准键图案和多个第一测试元件组图案、以及包括在所述至少一个划道中的多个第二对准键图案和多个第二测试元件组图案。