-
公开(公告)号：CN110347639B
公开(公告)日：2024-10-18
申请号：CN201910228208.1
申请日：2019-03-25
Applicant: 三星电子株式会社
IPC: G06F15/78 , G06F15/177
Abstract: 公开了片上系统及其操作方法。所述片上系统(SoC)包括：多个处理器，被配置为：响应于在死锁状态下接收的各自的信息提取命令，存储各自的调试信息，其中，所述多个处理器具有不同的架构；系统总线，连接到所述多个处理器；SoC管理器，被配置为：响应于检测到死锁状态的发生，根据所述多个处理器中的每个处理器的架构不同地生成各自的信息提取命令，并通过系统总线将各自的信息提取命令发送至所述多个处理器。
-
Patent Agency Ranking
公开(公告)号：CN107894722A
公开(公告)日：2018-04-10
申请号：CN201710420111.1
申请日：2017-06-06
Applicant: 三星电子株式会社
Inventor： 禹炯日
IPC: G05B19/042
CPC classification number: G06F11/3656 , G01R31/31705 , G01R31/3177 , G06F11/16 , G06F11/362 , G06F21/74 , G05B19/042
Abstract: 一种集成电路(IC)包含多个知识产权件(IP)，所述多个知识产权件中的每一个包含测试逻辑。第一存储器控制器在第一操作模式中将从所述多个知识产权件中的至少一个接收的用户数据提供到第一存储器。扫描器在第二操作模式中从所述多个知识产权件的所述测试逻辑搜集调试数据。并且，第二存储器控制器在所述第二操作模式中从所述扫描器接收所述调试数据并且将所述调试数据提供到所述第一存储器。所述集成电路在操作缺陷发生时可在不使用外部设备的情况下搜集用于检测错误发生区域并且校正错误的调试数据，并且存储所述调试数据。
-
-
公开(公告)号：CN115729745A
公开(公告)日：2023-03-03
申请号：CN202211049756.6
申请日：2022-08-30
Applicant: 三星电子株式会社
Abstract: 本发明构思的各种示例实施例提供一种纠错电路和一种半导体装置。该纠错电路包括：时钟同步分配器电路，其被配置为基于使用第一时钟信号接收的分配器接收数据来输出多个分配器输出数据，多个分配器输出数据中的每一个基于第一时钟信号或第二时钟信号被输出，第二时钟信号的频率高于第一时钟信号的频率；节点处理器，其被配置为通过使用多个分配器输出数据执行纠错解码来生成多个输出数据，输出多个输出数据的基于第一时钟信号的第一子集，并且输出多个输出数据的基于第二时钟信号的第二子集；以及时钟同步组合器电路，其被配置为基于第一时钟信号输出从节点处理器接收的多个输出数据。
-
公开(公告)号：CN107894722B
公开(公告)日：2022-08-30
申请号：CN201710420111.1
申请日：2017-06-06
Applicant: 三星电子株式会社
Inventor： 禹炯日
IPC: G05B19/042
Abstract: 一种集成电路(IC)包含多个知识产权件(IP)，所述多个知识产权件中的每一个包含测试逻辑。第一存储器控制器在第一操作模式中将从所述多个知识产权件中的至少一个接收的用户数据提供到第一存储器。扫描器在第二操作模式中从所述多个知识产权件的所述测试逻辑搜集调试数据。并且，第二存储器控制器在所述第二操作模式中从所述扫描器接收所述调试数据并且将所述调试数据提供到所述第一存储器。所述集成电路在操作缺陷发生时可在不使用外部设备的情况下搜集用于检测错误发生区域并且校正错误的调试数据，并且存储所述调试数据。
-
公开(公告)号：CN110347639A
公开(公告)日：2019-10-18
申请号：CN201910228208.1
申请日：2019-03-25
Applicant: 三星电子株式会社
IPC: G06F15/78 , G06F15/177
Abstract: 公开了片上系统及其操作方法。所述片上系统(SoC)包括：多个处理器，被配置为：响应于在死锁状态下接收的各自的信息提取命令，存储各自的调试信息，其中，所述多个处理器具有不同的架构；系统总线，连接到所述多个处理器；SoC管理器，被配置为：响应于检测到死锁状态的发生，根据所述多个处理器中的每个处理器的架构不同地生成各自的信息提取命令，并通过系统总线将各自的信息提取命令发送至所述多个处理器。
-
-
-
-
-
Search Results
6
records
(took 0.022 seconds)
