本发明公开了一种基于时钟驱动器及FPGA的高速并行数据接收系统，包括时钟驱动器、FPGA、射频ADC。其中射频ADC量化数据输出为并行LVDS，ADC输出随路时钟经过时钟驱动器1分为2(不少于2)，经过时钟驱动器后的每一路单独的时钟信号与高速ADC的每一组数据信号统一输入到FPGA的同一BANK内，利用FPGA内的Iserdes(输入串并转换器)基元实现高速并行数据的接收。本发明通过引入时钟驱动器创建“伪”时钟并利用FPGA内部Iserdes(输入串并转换器)基元，解决了FPGA高速并行数据接收所遇到的难点。