知搜-全球专利检索

  1. Login
  2. Sign Up
Invention Publication
CN105051895A 例如用于功率场效应晶体管的栅极、源极及漏极触点的用于功率装置的绝缘顶部侧凸块连接 无效 - 驳回

例如用于功率场效应晶体管的栅极、源极及漏极触点的用于功率装置的绝缘顶部侧凸块连接
Abstract:
本发明涉及一种半导体功率芯片，其包括半导体裸片(102、140、172、173、210、220、230、240、240')，所述半导体裸片具有制造于其衬底(210)上的功率装置，例如，功率场效应晶体管，其中所述功率装置具有布置在所述半导体裸片(102、140、172、173、210、220、230、240、240')的顶部上的至少一个第一接触元件(例如，栅极接触元件)(110)，多个第二接触元件(源极接触元件)(120)及多个第三接触元件(漏极接触源极)(130)；及绝缘层(150)，其安置在所述半导体裸片(102、140、172、173、210、220、230、240、240')的顶部上且经图案化以提供接达所述多个第二接触元件(120)及所述多个第三接触元件(130)以及所述至少一个第一接触元件(110)的开口(104、106、108、154、154'、156、156'、158、158')。所述绝缘层(150)中的栅极开口(104、154、154')及漏极开口(108、158、158')布置在所述裸片(102、140、172、173、210、220、230、240、240')的顶表面的一侧上且源极开口(106、156、156')布置在所述裸片(102、140、172、173、210、220、230、240、240')的所述顶表面的相对侧上。所述绝缘层(150)中的所述开口为圆形(104、106、108)或优选地椭圆形(154、154'、156、156'、158、158')。焊料或导电环氧树脂凸块(160)放置在所述开口(104、106、108、154、154'、156、156'、158、158')中用于将所述第一触点(110)、第二触点(120)及第三触点(130)接合到引线框架指状件(204、204'、206、206'、208)。所述引线框架任选地实质上大于所述半导体功率芯片的所述裸片(220、230)。所述引线框架可将第一半导体芯片的源极与第二半导体芯片的漏极或第一及第二半导体芯片的源极连接在一起。又一芯片(620)可线接合到所述引线框架。
Abstract(English):

A semiconductor power chip comprises a semiconductor die (102, 140, 172, 173, 210, 220, 230, 240, 240') having a power device, for example a power field effect transistor, fabricated on a substrate (210) thereof, wherein the power device has at least one first contact element (e.g. a gate contact element) (110), a plurality of second contact elements (source contact elements) (120) and a plurality of third contact elements (drain contact elements) (130) arranged on top of the semiconductor die (102, 140, 172, 173, 210, 220, 230, 240, 240'); and an insulation layer (150) disposed on top of the semiconductor die (102, 140, 172, 173, 210, 220, 230, 240, 240') and patterned to provide openings (104, 106, 108, 154, 154', 156, 156', 158, 158') to access the plurality of second (120) and third (130) contact elements and the at least one first contact element (110). The gate (104, 154, 154') and drain (108, 158, 158') openings in the insulation layer (150) are arranged on one side of the top surface of the die (102, 140, 172, 173, 210, 220, 230, 240, 240') and the source (106, 156, 156') openings are arranged on the opposite side of the top surface of the die (102, 140, 172, 173, 210, 220, 230, 240, 240'). The openings in the insulation layer (150) are circular (104, 106, 108) or preferably elliptic (154, 154', 156, 156', 158, 158'). Solder or conductive epoxy bumps (160) are placed in the openings (104, 106, 108, 154, 154', 156, 156', 158, 158') for bonding the first (110), second (120) and third (130) contacts to lead frame fingers (204, 204', 206, 206', 208). The lead frame is optionally substantially larger than the die (220, 230) of the semiconductor power chip. The lead frame may connect together a source of a first semiconductor chip with a drain of a second semiconductor chip or sources of a first and a second semiconductor chip. A further chip (620) may be wire-bonded to the lead frame.

Patent Agency Ranking
0/0