公开(公告)号：US07320071B1

公开(公告)日：2008-01-15

申请号：US09862986

申请日：2001-05-22

申请人： Hezi Friedman ,  Gadi Erlich ,  Ohad Falik ,  Daivid Briet

发明人： Hezi Friedman ,  Gadi Erlich ,  Ohad Falik ,  Daivid Briet

IPC分类号： G06F9/00 ,  G06F11/30 ,  H04L9/00

CPC分类号： G06F21/85

摘要： An apparatus and method for providing a secure universal serial bus (USB) is disclosed. The secure USB comprises a secure channel for transferring data. A secure USB domain device is coupled to a host computer or is embedded within a host computer. The secure USB domain device comprises a USB memory device, a USB processor, a USB host controller, and an internal USB bus coupled to each of the elements of the secure USB domain device. The elements of the secure USB domain device are not accessible by the host computer. The secure USB domain device blocks the transmission of confidential information, enables the transmission of non-confidential information, and enables the transmission of encrypted confidential information.

摘要翻译： 公开了一种用于提供安全通用串行总线（USB）的设备和方法。 安全USB包括用于传送数据的安全通道。 安全USB域设备耦合到主计算机或嵌入在主计算机中。 安全USB域设备包括耦合到安全USB域设备的每个元件的USB存储设备，USB处理器，USB主机控制器和内部USB总线。 主机不能访问安全USB域设备的元素。 安全USB域设备阻止机密信息的传输，实现非机密信息的传输，并且能够传输加密的机密信息。

公开(公告)号：US5566308A

公开(公告)日：1996-10-15

申请号：US248769

申请日：1994-05-25

申请人： Chaim Bendelac ,  Dan Biran ,  Ohad Falik ,  Gadi Erlich ,  Jonathan Levy ,  Gideon Intrater

发明人： Chaim Bendelac ,  Dan Biran ,  Ohad Falik ,  Gadi Erlich ,  Jonathan Levy ,  Gideon Intrater

IPC分类号： G06F9/32 ,  G06F9/355 ,  G06F12/00

CPC分类号： G06F9/342 ,  G06F9/32 ,  G06F9/321

摘要： A processor core for provides a linear extension of addressable memory space of a microprocessor with minimal additional hardware and software complexity. A N+x bit pointer register (e.g. program counter) holds an N+x bit instruction address. The N+x bit instruction address provides to an execution unit a pointer to an instruction in the memory to be processed by the execution unit. An encoder encodes the N+x bit address into an N bit encoding of the N+x bit address. The processor core can thereby address 2.sup.x times more memory locations than 2.sup.N. Two other registers each hold a portion of an data address (i.e. a pointer to a datum in memory to be operated on). An address former concatenates the portions of the address in the two registers to form the data address. Therefore, the address is formed from portions of the data address stored in multiple registers without performing any arithmetic on the portions.

摘要翻译： 处理器核心，用于提供微处理器的可寻址存储空间的线性扩展，同时具有最小的附加硬件和软件复杂性。 N + x位指针寄存器（例如程序计数器）保存N + x位指令地址。 N + x位指令地址向执行单元提供指向由执行单元处理的存储器中的指令的指针。 编码器将N + x位地址编码为N + x位地址的N位编码。 因此，处理器核可以处理比2N多两倍的存储单元。 另外两个寄存器分别保存数据地址的一部分（即指向要操作的存储器中的基准的指针）。 地址前缀将两个寄存器中地址的部分连接起来形成数据地址。 因此，地址由存储在多个寄存器中的数据地址的部分形成，而不对这些部分执行任何算术。

公开(公告)号：US5446909A

公开(公告)日：1995-08-29

申请号：US989219

申请日：1992-12-11

申请人： Gideon Intrater ,  Ohad Falik ,  Aharon Ostrer ,  Yair Baydatch ,  Gadi Erlich

发明人： Gideon Intrater ,  Ohad Falik ,  Aharon Ostrer ,  Yair Baydatch ,  Gadi Erlich

IPC分类号： G06F7/53 ,  G06F7/52 ,  G06F7/523 ,  G06F7/72 ,  G06F9/302 ,  G06F7/50

CPC分类号： G06F7/5272 ,  G06F7/727 ,  G06F9/3001 ,  G06F7/49931 ,  G06F7/722

摘要： Binary multiplication is performed with existing data processing apparatus to which only minor modifications are required. One operand and a partial product are stored in existing latches of a CPU. The second operand is stored in a shift register which is added to the CPU. The data in the shift register is shifted from the LSB to the MSB, with a "0" being loaded into the LSB. As the bits in the first operand are designated in sequence, the value of the partial product is increased by the value in the shift register if the designated bit is a "1". After the sequencing has designated all the bits of the first operand, the partial product is taken to be the product of the multiplication.

摘要翻译： 对现有的数据处理装置执行二进制乘法，仅需要稍微的修改。 一个操作数和部分产品存储在CPU的现有锁存器中。 第二个操作数存储在添加到CPU的移位寄存器中。 移位寄存器中的数据从LSB移位到MSB，“LSB”加载。 由于第一操作数中的位按顺序指定，所以如果指定位为“1”，则部分乘积的值会增加移位寄存器中的值。 在排序指定了第一个操作数的所有位之后，部分乘积被认为是乘法的乘积。