公开(公告)号：US20070186054A1

公开(公告)日：2007-08-09

申请号：US11307413

申请日：2006-02-06

申请人： David Kruckemyer ,  Kevin Normoyle ,  Robert Hathaway

发明人： David Kruckemyer ,  Kevin Normoyle ,  Robert Hathaway

IPC分类号： G06F13/28

CPC分类号： G06F12/082 ,  G06F12/0828

摘要： A multi-processor, multi-cache system has filter pipes that store entries for request messages sent to a central coherency controller. The central coherency controller orders requests from filter pipes using coherency rules but does not track completion of invalidations. The central coherency controller reads snoop tags to identify sharing caches having a copy of a requested cache line. The central coherency controller sends an ordering message to the requesting filter pipe. The ordering message has an invalidate count indicating the number of sharing caches. Each sharing cache receives an invalidation message from the central coherency controller, invalidates its copy of the cache line, and sends an invalidation acknowledgement message to the requesting filter pipe. The requesting filter pipe decrements the invalidate count until all sharing caches have acknowledged invalidation. All ordering, data, and invalidation acknowledgement messages must be received by the requesting filter pipe before loading the data into its cache.

摘要翻译： 多处理器，多缓存系统具有过滤器管道，其存储发送到中央一致性控制器的请求消息的条目。 中央一致性控制器使用一致性规则对来自过滤器管道的请求进行排序，但不跟踪完成无效。 中央一致性控制器读取窥探标签以识别具有所请求的高速缓存行的副本的共享高速缓存。 中央一致性控制器向请求过滤管发送排序消息。 排序消息具有指示共享缓存数量的无效计数。 每个共享缓存从中央一致性控制器接收到无效消息，使其高速缓存行的副本无效，并向请求的过滤器管道发送无效确认消息。 请求过滤管道减少无效计数，直到所有共享缓存都确认无效。 在将数据加载到其缓存中之前，请求过滤器管道必须接收所有排序，数据和无效确认消息。

公开(公告)号：US20130262775A1

公开(公告)日：2013-10-03

申请号：US13436767

申请日：2012-03-30

申请人： Anthony ASARO ,  Kevin Normoyle ,  Mark Hummel ,  Norman Rubin ,  Mark Fowler

发明人： Anthony ASARO ,  Kevin Normoyle ,  Mark Hummel ,  Norman Rubin ,  Mark Fowler

IPC分类号： G06F12/08

CPC分类号： G06F12/0891 ,  G06F12/0815 ,  G06F12/0837 ,  G06F12/0877 ,  G06F12/123 ,  G06F12/126 ,  G06F12/128

摘要： Embodiments of the present invention provides for the execution of threads and/or workitems on multiple processors of a heterogeneous computing system in a manner that they can share data correctly and efficiently. Disclosed method, system, and article of manufacture embodiments include, responsive to an instruction from a sequence of instructions of a work-item, determining an ordering of visibility to other work-items of one or more other data items in relation to a particular data item, and performing at least one cache operation upon at least one of the particular data item or the other data items present in any one or more cache memories in accordance with the determined ordering. The semantics of the instruction includes a memory operation upon the particular data item.

摘要翻译： 本发明的实施例提供在异构计算系统的多个处理器上执行线程和/或工作项，以使得它们可以正确且有效地共享数据。 公开的方法，系统和制品实施例包括响应于来自工作项目的指令序列的指令，确定与特定数据相关的一个或多个其他数据项的其他工作项的可见性的排序 并且根据所确定的顺序对存在于任何一个或多个高速缓存存储器中的特定数据项或其他数据项中的至少一个执行至少一个高速缓存操作。 指令的语义包括对特定数据项的存储器操作。

公开(公告)号：US5684977A

公开(公告)日：1997-11-04

申请号：US415040

申请日：1995-03-31

申请人： William C. Van Loo ,  Zahir Ebrahim ,  Satyanarayana Nishtala ,  Kevin Normoyle ,  Paul Loewenstein ,  Louis F. Coffin, III

发明人： William C. Van Loo ,  Zahir Ebrahim ,  Satyanarayana Nishtala ,  Kevin Normoyle ,  Paul Loewenstein ,  Louis F. Coffin, III

IPC分类号： G06F12/08

CPC分类号： G06F12/0828 ,  G06F12/0822

摘要： A multiprocessor computer system is provided having a multiplicity of sub-systems and a main memory coupled to a system controller. An interconnect module, interconnects the main memory and sub-systems in accordance with interconnect control signals received from the system controller. At least two of the sub-systems are data processors, each having a respective cache memory that stores multiple blocks of data and a set of master cache tags (Etags), including one cache tag for each data block stored by the cache memory. Each data processor includes a master interface for sending memory transaction requests to the system controller. The system controller processes each memory transaction and maintains a set of duplicate cache tags (Dtags) for each data processor. Finally, the system controller contains transaction execution circuitry for activating a transaction for servicing by the interconnect. The transaction execution circuitry pipelines memory access requests from the data processors, and includes invalidation circuitry for processing each writeback request from a given data processor prior to activation to determine if the Dtag index corresponding to the victimized cache line is invalid. Thereafter, the invalidation circuitry activates writeback requests only if the Dtag index is not invalid and cancels the writeback request if the Dtag index is invalid.

摘要翻译： 提供了具有多个子系统和耦合到系统控制器的主存储器的多处理器计算机系统。 互连模块根据从系统控制器接收的互连控制信号，互连主存储器和子系统。 至少两个子系统是数据处理器，每个数据处理器具有存储多个数据块的相应缓存存储器和一组主缓存标签（Etags），包括由高速缓存存储器存储的每个数据块的一个高速缓存标签。 每个数据处理器包括用于向系统控制器发送存储器事务请求的主接口。 系统控制器处理每个存储器事务，并为每个数据处理器维护一组重复的缓存标签（Dtags）。 最后，系统控制器包含用于激活交易以进行互连维修的事务执行电路。 交易执行电路管理来自数据处理器的存储器访问请求，并且包括用于在激活之前处理来自给定数据处理器的每个回写请求的无效电路，以确定与受害高速缓存行对应的Dtag索引是否无效。 此后，无效电路仅在Dtag索引无效时才激活写回请求，如果Dtag索引无效则取消写回请求。

公开(公告)号：US5644753A

公开(公告)日：1997-07-01

申请号：US714965

申请日：1996-09-17

申请人： Zahir Ebrahim ,  Kevin Normoyle ,  Satyanarayana Nishtala ,  William C. Van Loo

发明人： Zahir Ebrahim ,  Kevin Normoyle ,  Satyanarayana Nishtala ,  William C. Van Loo

IPC分类号： G11C11/41 ,  G06F12/08 ,  G06F13/00

CPC分类号： G06F12/0815 ,  G06F12/0804 ,  G06F12/0817 ,  G06F12/0833

摘要： A multiprocessor computer system has data processors and a main memory coupled to a system controller. Each data processor has a cache memory. Each cache memory has a cache controller with two ports for receiving access requests. A first port receives access requests from the associated data processor and a second port receives access requests from the system controller. All cache memory access requests include an address value; access requests from the system controller also include a mode flag. A comparator in the cache controller processes the address value in each access request and generates a hit/miss signal indicating whether the data block corresponding to the address value is stored in the cache memory. The cache controller has two modes of operation, including a first standard mode of operation in which read/write access to the cache memory is preceded by generation of the hit/miss signal by the comparator, and a second accelerated mode of operation in which read/write access to the cache memory is initiated without waiting for the comparator to process the access request's address value. The first mode of operation is used for all access requests by the data processor and for system controller access requests when the mode flag has a first value. The second mode of operation is used for the system controller access requests when the mode flag has a second value distinct from the first value.

摘要翻译： 多处理器计算机系统具有耦合到系统控制器的数据处理器和主存储器。 每个数据处理器都有一个缓存存储器。 每个高速缓冲存储器具有一个具有两个用于接收访问请求的端口的缓存控制器。 第一端口从相关联的数据处理器接收访问请求，第二端口从系统控制器接收访问请求。 所有高速缓存存储器访问请求都包含一个地址值; 来自系统控制器的访问请求还包括模式标志。 高速缓存控制器中的比较器处理每个访问请求中的地址值，并产生指示与地址值相对应的数据块是否存储在高速缓冲存储器中的命中/未命中信号。 高速缓存控制器具有两种操作模式，包括第一标准操作模式，其中先前通过比较器生成命中/未命中信号，其中对高速缓冲存储器的读/写访问以及其中读取的第二加速操作模式 启动对高速缓冲存储器的写入访问，而不必等待比较器处理访问请求的地址值。 当模式标志具有第一个值时，第一种操作模式用于数据处理器和系统控制器访问请求的所有访问请求。 当模式标志具有与第一值不同的第二值时，第二操作模式用于系统控制器访问请求。

公开(公告)号：US07552302B1

公开(公告)日：2009-06-23

申请号：US11227448

申请日：2005-09-14

申请人： Gil Tene ,  Kevin Normoyle ,  Jack Choquette ,  David Kruckernyer ,  Cliff N. Click, Jr.

发明人： Gil Tene ,  Kevin Normoyle ,  Jack Choquette ,  David Kruckernyer ,  Cliff N. Click, Jr.

IPC分类号： G06F12/02

CPC分类号： G06F8/315 ,  G06F9/3001 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/345 ,  G06F9/355 ,  G06F9/3834 ,  G06F9/3842 ,  G06F9/3857 ,  G06F9/3863 ,  G06F9/461

摘要： Executing an ordering operation is disclosed. A store operation associated with storing a value into a portion of a memory is initiated. An ordering operation to ensure that the store operation, but not necessarily all store operations, are completed is executed.

摘要翻译： 公开了执行排序操作。 启动与存储器的一部分中存储值相关联的存储操作。 执行订购操作，以确保完成存储操作，但不一定全部存储操作。

公开(公告)号：US5761708A

公开(公告)日：1998-06-02

申请号：US658874

申请日：1996-05-31

申请人： Rajasekhar Cherabuddi ,  Anuradha Moudgal ,  Kevin Normoyle

发明人： Rajasekhar Cherabuddi ,  Anuradha Moudgal ,  Kevin Normoyle

IPC分类号： G06F12/08 ,  G06F13/16 ,  G06F13/18

CPC分类号： G06F13/161 ,  G06F12/0884

摘要： A central processing unit with an external cache controller and a primary memory controller is used to speculatively initiate primary memory access in order to improve average primary memory access times. The external cache controller processes an address request during an external cache latency period and selectively generates an external cache miss signal or an external cache hit signal. If no other primary memory access demands exist at the beginning of the external cache latency period, the primary memory controller is used to speculatively initiate a primary memory access corresponding to the address request. The speculative primary memory access is completed in response to an external cache miss signal. The speculative primary memory access is aborted if an external cache hit signal is generated or a non-speculative primary memory access demand is generated during the external cache latency period.

摘要翻译： 具有外部高速缓存控制器和主存储器控制器的中央处理单元用于推测性地启动主存储器访问，以便提高平均主存储器访问时间。 外部高速缓存控制器在外部高速缓存等待期间处理地址请求，并选择性地产生外部高速缓存未命中信号或外部高速缓存命中信号。 如果在外部高速缓存等待时间开始时不存在其他主存储器访问需求，则主存储器控制器用于推测地发起对应于地址请求的主存储器访问。 响应于外部高速缓存未命中信号完成了推测性主存储器访问。 如果外部缓存命中信号被产生或在外部高速缓存等待时间段期间产生非推测性的主存储器访问需求，则推测主存储器访问被中止。

公开(公告)号：US5655100A

公开(公告)日：1997-08-05

申请号：US414772

申请日：1995-03-31

申请人： Zahir Ebrahim ,  Satyanarayana Nishtala ,  William C. Van Loo ,  Kevin Normoyle ,  Paul Loewenstein ,  Louis F. Coffin, III

发明人： Zahir Ebrahim ,  Satyanarayana Nishtala ,  William C. Van Loo ,  Kevin Normoyle ,  Paul Loewenstein ,  Louis F. Coffin, III

IPC分类号： G06F12/08

CPC分类号： G06F12/0828 ,  G06F12/0822

摘要： A multiprocessor computer system has a multiplicity of sub-systems and a main memory coupled to a system controller. Some of the sub-systems are data processors, each having a respective cache memory that stores multiple blocks of data and a respective set of master cache tags (Etags), including one Etag for each data block stored by the cache memory. Each data processor includes an interface for sending memory transaction requests to the system controller and for receiving cache transaction requests from the system controller corresponding to memory transaction requests by other ones of the data processors. The system controller includes transaction activation logic for activating each said memory transaction request when it meets predefined activation criteria, and for blocking each said memory transaction request until the predefined activation criteria are met. An active transaction status table stores status data representing memory transaction requests that have been activated, including an address value for each activated transaction. The transaction activation logic includes comparator logic for comparing each memory transaction request with the active transaction status data for all activated memory transaction requests so as to detect whether activation of a particular memory transaction request would violate the predefined activation criteria. With certain exceptions concerning writeback transactions, an incoming transaction for accessing a data block that maps to the same cache line a pending, previously activated transaction, will be blocked until the pending transaction that maps to the same cache line is completed.

摘要翻译： 多处理器计算机系统具有多个子系统和耦合到系统控制器的主存储器。 一些子系统是数据处理器，每个数据处理器具有存储多个数据块的相应高速缓存存储器以及相应的主缓存标签集（Etag），包括由高速缓冲存储器存储的每个数据块的一个Etag。 每个数据处理器包括一个接口，用于向系统控制器发送存储器事务请求，并接收来自系统控制器的高速缓存事务请求，对应于其他数据处理器的存储器事务请求。 系统控制器包括事务激活逻辑，用于当其满足预定义的激活准则时激活每个所述存储器事务请求，并且用于阻止每个所述存储器事务请求直到满足预定义的激活标准。 活动事务状态表存储表示已激活的存储器事务请求的状态数据，包括每个激活的事务的地址值。 事务激活逻辑包括比较器逻辑，用于将每个存储器事务请求与所有激活的存储器事务请求的活动事务状态数据进行比较，以便检测特定存储器事务请求的激活是否违反预定义的激活标准。 对于回写事务有一些例外，用于访问映射到相同高速缓存行的未决事务，先前激活的事务的数据块的传入事务将被阻止，直到映射到同一高速缓存行的挂起事务完成。

公开(公告)号：US20130263141A1

公开(公告)日：2013-10-03

申请号：US13588310

申请日：2012-08-17

申请人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

发明人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

IPC分类号： G06F9/46

CPC分类号： G06F9/46 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/52

摘要： Provided is a method of permitting the reordering of a visibility order of operations in a computer arrangement configured for permitting a first processor and a second processor threads to access a shared memory. The method includes receiving in a program order, a first and a second operation in a first thread and permitting the reordering of the visibility order for the operations in the shared memory based on the class of each operation. The visibility order determines the visibility in the shared memory, by a second thread, of stored results from the execution of the first and second operations.

摘要翻译： 提供了一种允许重新排序配置为允许第一处理器和第二处理器线程访问共享存储器的计算机配置中的操作的可见性顺序的方法。 该方法包括以程序顺序接收第一线程中的第一和第二操作，并且基于每个操作的类别允许对共享存储器中的操作的可见性顺序的重新排序。 可见性顺序确定共享存储器（第二个线程）中可执行第一和第二操作的存储结果的可见性。

公开(公告)号：US07376800B1

公开(公告)日：2008-05-20

申请号：US11117657

申请日：2005-04-27

申请人： Jack H. Choquette ,  Gil Tene ,  Kevin Normoyle

发明人： Jack H. Choquette ,  Gil Tene ,  Kevin Normoyle

IPC分类号： G06F12/00

CPC分类号： G06F12/0815 ,  G06F9/528 ,  G06F2212/507

摘要： A technique for performing a plurality of operations in a shared memory system having a plurality of addresses is disclosed. The technique includes entering into a speculative mode, speculatively performing each of the plurality of operations on addresses in the shared memory system, marking addresses in the shared memory system that have been operated on speculatively as being in a speculative state, and exiting the speculative mode, wherein exiting the speculative mode includes marking the addresses in the shared memory system that have been operated on as being in a non-speculative state.

摘要翻译： 公开了一种用于在具有多个地址的共享存储器系统中执行多个操作的技术。 该技术包括进入投机模式，对在共享存储器系统中的地址进行推测性地执行多个操作中的每一个，标记共享存储器系统中被推测为处于推测状态的地址，并且退出投机模式 其中，退出所述推测模式包括将共享存储器系统中已被操作的地址标记为处于非投机状态。

公开(公告)号：US06446168B1

公开(公告)日：2002-09-03

申请号：US09532995

申请日：2000-03-22

申请人： Kevin Normoyle ,  Bruce E. Petrick

发明人： Kevin Normoyle ,  Bruce E. Petrick

IPC分类号： G06F1200

CPC分类号： G06F12/0864

摘要： A method of dynamically switching mapping schemes for cache includes a microprocessor, a first mapping scheme, a second mapping scheme and switching circuitry for switching between the first mapping scheme and the second mapping scheme. The microprocessor is in communication with the cache through the switching circuitry and stores information within the cache using one of the first mapping scheme and second mapping scheme. Also, monitoring circuitry for determining whether one of instructions and load/store operations is using the cache is included. Further, the switching circuitry switches between the first mapping scheme and the second mapping scheme based on which one of instructions and load/store operations is using the cache.

摘要翻译： 用于高速缓存的动态切换映射方案的方法包括微处理器，第一映射方案，第二映射方案和用于在第一映射方案和第二映射方案之间切换的切换电路。 微处理器通过切换电路与高速缓存通信，并使用第一映射方案和第二映射方案之一将信息存储在高速缓存内。 此外，还包括用于确定指令之一和加载/存储操作是否正在使用高速缓存的监视电路。 此外，切换电路基于哪个指令和加载/存储操作正在使用高速缓存来在第一映射方案和第二映射方案之间切换。