公开(公告)号：US08448096B1

公开(公告)日：2013-05-21

申请号：US11479600

申请日：2006-06-30

申请人： Xiaojun Wang ,  Roland Ruehl ,  Li-Ling Ma ,  Mathew Koshy ,  Tianhao Zhang ,  Udayan Gumaste ,  Krzysztof Antoni Kozminski ,  Haifang Liao ,  Xinming Tu ,  Xu Zhu

发明人： Xiaojun Wang ,  Roland Ruehl ,  Li-Ling Ma ,  Mathew Koshy ,  Tianhao Zhang ,  Udayan Gumaste ,  Krzysztof Antoni Kozminski ,  Haifang Liao ,  Xinming Tu ,  Xu Zhu

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/04

摘要： Disclosed is a method and system for processing the tasks performed by an IC layout processing tool in parallel. In some approaches, the IC layout is divided into a plurality of layout portions and one or more of the layout portions are processed in parallel, where geometric select operations are performed in which data for different layout portions may be shared between different processing entities. One approach includes the following actions: select phase one operation for performing initial select actions within layout portions; distributed regioning action for local regioning; distributed regioning action for global regioning and binary select; count select aggregation for count-based select operations; and select phase two operations for combining results of selecting of internal shapes and interface shapes.

摘要翻译： 公开了一种用于并行处理由IC布局处理工具执行的任务的方法和系统。 在一些方法中，IC布局被划分为多个布局部分，并且一个或多个布局部分被并行处理，其中进行几何选择操作，其中用于不同布局部分的数据可以在不同处理实体之间共享。 一种方法包括以下操作：选择在布局部分内执行初始选择动作的第一阶段操作; 分布式区域划分行动; 全局分区和二进制选择的分布式分区动作; 对于基于计数的选择操作的计数选择聚合; 并选择第二阶段操作来组合内部形状和界面形状的选择结果。

公开(公告)号：US07984399B1

公开(公告)日：2011-07-19

申请号：US11965681

申请日：2007-12-27

申请人： Roland Ruehl ,  Mathew Koshy ,  Jonathan Fales ,  Udayan Gumaste

发明人： Roland Ruehl ,  Mathew Koshy ,  Jonathan Fales ,  Udayan Gumaste

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5068

摘要： In random defect yield simulation, a specific defect size interacts with a specific physical design and has a calculated probability of failure associated with it. The failure model is in terms of probability of failure. It provides a solution to the random defect yield simulation problem of chips with a built-in redundancy scheme. The solution first defines the independent failure modes of the chip with a built-in redundancy scheme and efficiently models each mode. Then, it may accumulate the respective probability of failures according to the chip's architecture.

摘要翻译： 在随机缺陷产量模拟中，特定的缺陷尺寸与特定的物理设计相互作用并具有与之相关联的故障的故障概率。 故障模型是以故障概率为依据的。 它提供了具有内置冗余方案的芯片的随机缺陷产量模拟问题的解决方案。 该解决方案首先通过内置冗余方案定义了芯片的独立故障模式，并有效地模拟了每种模式。 然后，它可以根据芯片的架构累积各自的故障概率。

公开(公告)号：US07886243B1

公开(公告)日：2011-02-08

申请号：US11965685

申请日：2007-12-27

申请人： Udayan Gumaste ,  Roland Ruehl ,  Mathew Koshy ,  Harsh Deshmane

发明人： Udayan Gumaste ,  Roland Ruehl ,  Mathew Koshy ,  Harsh Deshmane

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5081

摘要： The present invention presents a hybrid approach for manufacturability analysis that integrates both a rules-based approach and a models-based approach. For example, a rules-based analysis can be used to optimize the performance of a model-based analysis. The rules analysis can be used to identify specific areas of a layout that can then be analyzed in detail using models. This approach provides numerous advantages. It allows the models-based analysis tool to concentrate upon portions of the layout that requires greater attention and allocate fewer resources towards the areas less critical to the yield.

摘要翻译： 本发明提出了一种集成了基于规则的方法和基于模型的方法的可制造性分析的混合方法。 例如，可以使用基于规则的分析来优化基于模型的分析的性能。 规则分析可用于识别布局的特定区域，然后可以使用模型详细分析。 这种方法提供了许多优点。 它允许基于模型的分析工具集中在需要更多关注的部分布局上，并将更少的资源分配给对产量不太关键的区域。