公开(公告)号：US08179708B2

公开(公告)日：2012-05-15

申请号：US12388293

申请日：2009-02-18

申请人： Arnaud Turier ,  Lotfi B. Ammar

发明人： Arnaud Turier ,  Lotfi B. Ammar

IPC分类号： G11C17/00

CPC分类号： G11C7/02 ,  G11C7/12 ,  G11C16/26

摘要： A circuit and method precharge a selected bit-line in a read only memory (ROM) array during a precharge period of a read cycle. At least one bit-line adjacent to the selected bit-line is discharged during the precharge period. After the precharge period, the selected bit-line is read such that parasitic capacitance effects on the selected bit-line are reduced.

摘要翻译： 电路和方法在读周期的预充电周期期间对只读存储器（ROM）阵列中的选定位线进行预充电。 在预充电期间，与所选位线相邻的至少一个位线被放电。 在预充电周期之后，读取所选择的位线，使得寄生电容对所选位线的影响减小。

公开(公告)号：US08004924B2

公开(公告)日：2011-08-23

申请号：US12388257

申请日：2009-02-18

申请人： Sylvain Leomant ,  Jimmy Fort ,  Arnaud Turier ,  Laurent Vachez ,  Lotfi B. Ammar

发明人： Sylvain Leomant ,  Jimmy Fort ,  Arnaud Turier ,  Laurent Vachez ,  Lotfi B. Ammar

IPC分类号： G11C5/14

CPC分类号： G11C11/413 ,  G11C5/147

摘要： A circuit includes a first negative feed back loop coupled to a virtual Vvdd power rail and a true Vdd power rail. A second negative feed back loop is coupled to the virtual Vvss power rail and a true Vss power rail. The virtual rail to virtual rail voltage difference is regulated at the highest threshold voltage between pull-up and pull-down transistors of a memory cell.

摘要翻译： 电路包括耦合到虚拟Vvdd电源轨和第一Vdd电源轨的第一负反馈回路。 第二负反馈回路耦合到虚拟Vvss电源轨和真正的Vss电源轨。 虚拟轨到虚拟电压差被调节在存储单元的上拉和下拉晶体管之间的最高阈值电压。

公开(公告)号：US20100208505A1

公开(公告)日：2010-08-19

申请号：US12388293

申请日：2009-02-18

申请人： Arnaud Turier ,  Lotfi B. Ammar

发明人： Arnaud Turier ,  Lotfi B. Ammar

IPC分类号： G11C17/00 ,  G11C7/00

CPC分类号： G11C7/02 ,  G11C7/12 ,  G11C16/26

摘要： A circuit and method precharge a selected bit-line in a read only memory (ROM) array during a precharge period of a read cycle. At least one bit-line adjacent to the selected bit-line is discharged during the precharge period. After the precharge period, the selected bit-line is read such that parasitic capacitance effects on the selected bit-line are reduced.

摘要翻译： 电路和方法在读周期的预充电周期期间对只读存储器（ROM）阵列中的选定位线进行预充电。 在预充电期间，与所选位线相邻的至少一个位线被放电。 在预充电周期之后，读取所选择的位线，使得寄生电容对所选位线的影响减小。

公开(公告)号：US08134870B2

公开(公告)日：2012-03-13

申请号：US12485749

申请日：2009-06-16

申请人： Salwa B. Alami ,  Lotfi B. Ammar

发明人： Salwa B. Alami ,  Lotfi B. Ammar

IPC分类号： G11C11/34

CPC分类号： G11C17/12

摘要： In an embodiment, a read-only memory array includes a plurality of word lines, a plurality of bit-lines including first and second bit-lines, and a plurality of memory cells configured to represent data values. Each memory cell can include a transistor having a control terminal coupled to one of the plurality of word lines, a drain terminal, and a source terminal. Connections associated with the drain and source terminals of a particular memory cell can determine a data value represented by the memory cell. The memory cells of the plurality of memory cells that are coupled to less than two bit-lines are configured to represent one values.

摘要翻译： 在一个实施例中，只读存储器阵列包括多个字线，包括第一和第二位线的多个位线以及被配置为表示数据值的多个存储器单元。 每个存储单元可以包括具有耦合到多个字线中的一个字线，漏极端子和源极端子的控制端子的晶体管。 与特定存储器单元的漏极和源极端子相关联的连接可以确定由存储器单元表示的数据值。 耦合到少于两个位线的多个存储器单元中的存储器单元被配置为表示一个值。