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    Frame handling within multi-stage switching fabrics
    1.
    发明授权
    Frame handling within multi-stage switching fabrics 有权
    多级交换结构中的帧处理

    公开(公告)号：US08958418B2

    公开(公告)日：2015-02-17

    申请号：US13112312

    申请日：2011-05-20

    申请人： Kenneth M. Rose ,  David S. Walker ,  Vijay A. Nebhrajani ,  Ranganathan Rajagopalan

    发明人： Kenneth M. Rose ,  David S. Walker ,  Vijay A. Nebhrajani ,  Ranganathan Rajagopalan

    IPC分类号： H04L12/66 ,  H04L12/28 ,  H04L12/56 ,  H04L12/46 ,  H04L12/701

    CPC分类号： H04L12/4633 ,  H04L45/00

    摘要： Various techniques can be used to handle frames within multi-stage switching fabric. For example, in one method, a frame and an associated frame header are received at a switching fabric stage. The associated frame header includes a first field and a second field. The method selects one or more fabric points of exit within the switching fabric stage, based on the second field. The first field is used to select one or more other fabric points of exit within another switching fabric stage, and thus two different fields within the associated frame header specify fabric points of exit. The method then sends the frame to the selected fabric points of exit within the switching fabric stage.

    摘要翻译： 可以使用各种技术来处理多级交换结构中的帧。 例如，在一种方法中，在交换结构阶段接收帧和相关联的帧头。 相关联的帧头部包括第一场和第二场。 该方法基于第二场来选择交换结构阶段内的出口的一个或多个结点。 第一个字段用于在另一个交换结构阶段中选择出口的一个或多个其他结构点，因此关联的帧头中的两个不同的字段指定出口的结构点。 然后，该方法将帧发送到交换结构阶段中出口的所选织物点。

    Self-adjusting load balancing among multiple fabric ports
    2.
    发明授权
    Self-adjusting load balancing among multiple fabric ports 有权
    多个Fabric端口之间自适应负载均衡

    公开(公告)号：US08625624B1

    公开(公告)日：2014-01-07

    申请号：US12138569

    申请日：2008-06-13

    申请人： Kenneth M. Rose ,  David S. Walker ,  Vijay A. Nebhrajani ,  Matthew Todd Lawson

    发明人： Kenneth M. Rose ,  David S. Walker ,  Vijay A. Nebhrajani ,  Matthew Todd Lawson

    IPC分类号： H04L12/56

    CPC分类号： H04L47/6205 ,  H04L49/90

    摘要： A self-adjusting load balancing among multiple fabric ports. A plurality of first values is received in response to receiving a first frame, wherein each of the first values is related to a quantity of data stored in a respective one of a plurality of buffers of fabric ports. First identifiers are also received, each of which corresponds to a respective one of a first subset of the plurality of buffers. A subset of the first identifiers is selected based on one or more of the first values. Thereafter one of the first identifiers contained in the selected subset is selected. Ultimately the first frame is transmitted to the buffer that corresponds to the selected one of the first identifiers.

    摘要翻译： 在多个Fabric端口之间进行自调整负载平衡。 响应于接收到第一帧而接收多个第一值，其中第一值中的每一个与存储在多个结构端口的缓冲器中的相应一个中的数据量相关。 还接收第一标识符，每个标识符对应于多个缓冲器的第一子集中的相应一个。 基于一个或多个第一值来选择第一标识符的子集。 此后，选择包含在所选择的子集中的第一个标识符之一。 最终，第一帧被发送到对应于所选择的第一标识符之一的缓冲器。

    Frame Handling Within Multi-Stage Switching Fabrics
    3.
    发明申请
    Frame Handling Within Multi-Stage Switching Fabrics 有权
    多级交换结构中的帧处理

    公开(公告)号：US20120294305A1

    公开(公告)日：2012-11-22

    申请号：US13112312

    申请日：2011-05-20

    申请人： Kenneth M. Rose ,  David S. Walker ,  Vijay A. Nebhrajani ,  Ranganathan Rajagopalan

    发明人： Kenneth M. Rose ,  David S. Walker ,  Vijay A. Nebhrajani ,  Ranganathan Rajagopalan

    IPC分类号： H04L12/66

    CPC分类号： H04L12/4633 ,  H04L45/00

    摘要： Various techniques can be used to handle frames within multi-stage switching fabric. For example, in one method, a frame and an associated frame header are received at a switching fabric stage. The associated frame header includes a first field and a second field. The method selects one or more fabric points of exit within the switching fabric stage, based on the second field. The first field is used to select one or more other fabric points of exit within another switching fabric stage, and thus two different fields within the associated frame header specify fabric points of exit. The method then sends the frame to the selected fabric points of exit within the switching fabric stage.

    摘要翻译： 可以使用各种技术来处理多级交换结构中的帧。 例如，在一种方法中，在交换结构阶段接收帧和相关联的帧头。 相关联的帧头部包括第一场和第二场。 该方法基于第二场来选择交换结构阶段内的出口的一个或多个结点。 第一个字段用于在另一个交换结构阶段中选择出口的一个或多个其他结构点，因此关联的帧头中的两个不同的字段指定出口的结构点。 然后，该方法将帧发送到交换结构阶段中出口的所选织物点。

    Apparatus and method for detecting tiny fragment attacks
    5.
    发明授权
    Apparatus and method for detecting tiny fragment attacks 有权
    用于检测微小碎片攻击的装置和方法

    公开(公告)号：US08296452B2

    公开(公告)日：2012-10-23

    申请号：US10383128

    申请日：2003-03-06

    申请人： Kenneth M. Rose ,  Venkateshwar R. Pullela ,  David S. Walker ,  Kevin C. Wong ,  Kaichuan He ,  Yu Kwong Ng

    发明人： Kenneth M. Rose ,  Venkateshwar R. Pullela ,  David S. Walker ,  Kevin C. Wong ,  Kaichuan He ,  Yu Kwong Ng

    IPC分类号： G06F15/16

    CPC分类号： H04L63/0236 ,  H04L69/16 ,  H04L69/163

    摘要： Disclosed is a method and apparatus for checking link layer protocol frames such as Ethernet frames. The method can be implemented on a processor executing software instructions stored in memory. In one embodiment of the invention, the method includes receiving an Ethernet frame, and counting data bytes of the Ethernet frame to generate a total number of counted bytes. The total number of counted bytes can be used to calculate a data length of a datagram of the Ethernet frame. Once calculated, the datagram data length can be compared to a predetermined value. If the datagram length does not fall within an acceptable range of the predetermined value, the Ethernet frame may be dropped so that the Ethernet frame does not reach its final destination.

    摘要翻译： 公开了一种用于检查诸如以太网帧之类的链路层协议帧的方法和装置。 该方法可以在执行存储在存储器中的软件指令的处理器上实现。 在本发明的一个实施例中，该方法包括接收以太网帧，并对以太网帧的数据字节进行计数，以生成计数字节的总数。 计数字节的总数可用于计算以太网帧的数据报的数据长度。 一旦计算，数据报数据长度可以与预定值进行比较。 如果数据报长度不在预定值的可接受范围内，则可以丢弃以太网帧，使得以太网帧不到达其最终目的地。

    System and method for switching high priority traffic with low latency
    6.
    发明授权
    System and method for switching high priority traffic with low latency 有权
    用于以低延迟切换高优先级流量的系统和方法

    公开(公告)号：US07701949B1

    公开(公告)日：2010-04-20

    申请号：US10602307

    申请日：2003-06-24

    申请人： Kenneth M. Rose ,  David S. Walker ,  Michael A. Benning ,  Mick R. Jacobs

    发明人： Kenneth M. Rose ,  David S. Walker ,  Michael A. Benning ,  Mick R. Jacobs

    IPC分类号： H04L12/28

    CPC分类号： H04L49/205 ,  H04L47/245 ,  H04L47/50 ,  H04L47/6215 ,  H04L49/101 ,  H04L49/1523

    摘要： An apparatus including a first buffer, a second buffer and a priority switch circuit. The first buffer is configured to store data of a first data stream having a first priority. The second buffer is configured to store data of a second data stream having a second priority. The priority switch circuit is coupled to the first buffer and the second buffer and is configured to interrupt a transmission of the first data stream from the first buffer upon detection of data of the second data stream and transmit data of the second data stream.

    摘要翻译： 一种包括第一缓冲器，第二缓冲器和优先级开关电路的装置。 第一缓冲器被配置为存储具有第一优先级的第一数据流的数据。 第二缓冲器被配置为存储具有第二优先级的第二数据流的数据。 优先权开关电路耦合到第一缓冲器和第二缓冲器，并且被配置为在检测到第二数据流的数据并发送第二数据流的数据时中断来自第一缓冲器的第一数据流的传输。

    Method using virtual ASIC pins to reconfigure hardware
    8.
    发明授权
    Method using virtual ASIC pins to reconfigure hardware 有权
    使用虚拟ASIC引脚重新配置硬件的方法

    公开(公告)号：US08880746B2

    公开(公告)日：2014-11-04

    申请号：US11343984

    申请日：2006-01-31

    申请人： Kenneth M. Rose ,  David S. Walker

    发明人： Kenneth M. Rose ,  David S. Walker

    IPC分类号： G06F3/00 ,  G06F1/22 ,  G06F9/445

    CPC分类号： G06F1/22 ,  G06F9/44505

    摘要： An apparatus and method for unconditionally loading a value into first memory of an first integrated circuit, which operates in one of several different modes depending on value stored in the first memory. In one embodiment, apparatus comprises a printed circuit board. The first integrated circuit (IC) is mounted on the printed circuit board, wherein the first IC comprises a first memory device, and wherein the first IC is configured to operate in a first mode when a first value is stored in the first memory device, and wherein the first IC is configured to operate in a second mode when a second value is stored in the first memory device. The printed circuit board also includes a second IC mounted thereon. The second IC comprises a second memory device that stores the first value. A third IC mounted on the printed circuit board is configured to provide a copy of the first value stored in the second memory device to the first IC for storage in the first memory device, wherein the third IC is configured to provide the copy of the first value to the first IC without condition.

    摘要翻译： 一种用于无条件地将值加载到第一集成电路的第一存储器中的装置和方法，所述第一集成电路根据存储在第一存储器中的值以几种不同模式之一操作。 在一个实施例中，装置包括印刷电路板。 第一集成电路（IC）安装在印刷电路板上，其中第一IC包括第一存储器件，并且其中第一IC被配置为当第一值存储在第一存储器件中时以第一模式工作， 并且其中所述第一IC被配置为当第二值存储在所述第一存储器件中时以第二模式操作。 印刷电路板还包括安装在其上的第二IC。 第二IC包括存储第一值的第二存储器件。 安装在印刷电路板上的第三IC被配置为将存储在第二存储器件中的第一值的副本提供给第一IC以存储在第一存储器件中，其中第三IC被配置为提供第一IC 价值到第一个IC无条件。

    Multiple data bus synchronization
    9.
    发明授权
    Multiple data bus synchronization 有权
    多数据总线同步

    公开(公告)号：US07334065B1

    公开(公告)日：2008-02-19

    申请号：US10158818

    申请日：2002-05-30

    申请人： Kenneth M. Rose ,  Jatin Batra

    发明人： Kenneth M. Rose ,  Jatin Batra

    IPC分类号： G06F13/12 ,  G06F3/00 ,  G06F13/00 ,  G06F13/40 ,  H04L12/50 ,  H04L12/28

    CPC分类号： H04L49/40 ,  G06F13/385 ,  G06F13/4022

    摘要： Disclosed is a method and circuit for synchronizing dual data buses. In one embodiment, the method includes a receiving circuit receiving first and second streams of multibit data portions transmitted via first and second parallel data buses, respectively, coupled thereto. The receiving circuit compares first-stream multibit data portions with a first predefined multibit data portion to identify a first-stream multibit data portion that matches the first predefined multibit data portion. The receiving circuit stores into a first FIFO, all first-stream multibit data portions that follow the identified first-stream multibit data portion. The receiving circuit also compares second-stream multibit data portions with a second predefined multibit data portion to identify a second-stream multibit data portion that matches the second predefined multibit data portion. The receiving circuit stores into a second FIFO, all second-stream multibit data portions that follow the identified second-stream multibit data portion.

    摘要翻译： 公开了一种用于同步双数据总线的方法和电路。 在一个实施例中，该方法包括接收分别经由耦合到其的第一和第二并行数据总线传输的多位数据部分的第一和第二数据流的接收电路。 接收电路将第一流多位数据部分与第一预定义多位数据部分进行比较，以识别与第一预定义多位数据部分匹配的第一流多位数据部分。 接收电路存储到第一FIFO中，跟随所识别的第一流多位数据部分的所有第一流多位数据部分。 接收电路还将第二流多位数据部分与第二预定义多位数据部分进行比较，以识别与第二预定义多位数据部分匹配的第二流多位数据部分。 接收电路存储到第二FIFO中，跟随识别的第二流多位数据部分的所有第二流多位数据部分。

    Hysteresis method for reducing control code transmission between a line card and a switching fabric
    10.
    发明授权
    Hysteresis method for reducing control code transmission between a line card and a switching fabric 有权
    用于减少线路卡和交换结构之间的控制代码传输的滞后方法

    公开(公告)号：US07298703B1

    公开(公告)日：2007-11-20

    申请号：US10210149

    申请日：2002-07-31

    申请人： Kenneth M. Rose

    发明人： Kenneth M. Rose

    IPC分类号： H04L12/54 ,  H04L12/64

    CPC分类号： H04L49/9063 ,  H04L49/505 ,  H04L49/90 ,  H04L49/9084

    摘要： Disclosed is a circuit and method for reducing control code transmission between a line card and a switching fabric. One embodiment includes a memory receiving (and storing) data transmitted at a second rate during a first period of time. A quantity of data in the memory at time t, q(t), is compared with first, second, third, and fourth quantity values. The memory may receive data transmitted at the first rate if q(t) is less than the second, third and fourth values but greater than the first value. The memory may receive data transmitted at the third rate if q(t) is greater than the first, second, and third values but less than the fourth value. The memory may receive data transmitted at the second rate if q(t) is greater than the first and second values but less than the third and fourth values.

    摘要翻译： 公开了一种用于减少线路卡和交换结构之间的控制代码传输的电路和方法。 一个实施例包括在第一时间段期间以第二速率发送的数据的存储器接收（和存储）数据。 在时间t（q）的存储器中的数据量与第一，第二，第三和第四数量值进行比较。 如果q（t）小于第二，第三和第四值但大于第一值，则存储器可以接收以第一速率传输的数据。 如果q（t）大于第一，第二和第三值但小于第四值，则存储器可以接收以第三速率传输的数据。 如果q（t）大于第一和第二值但小于第三和第四值，则存储器可以接收以第二速率传输的数据。