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    Structure for memory chip for high capacity memory subsystem supporting multiple speed bus
    1.
    发明授权
    Structure for memory chip for high capacity memory subsystem supporting multiple speed bus 有权
    支持多速总线的高容量存储器子系统的存储器芯片结构

    公开(公告)号：US08037272B2

    公开(公告)日：2011-10-11

    申请号：US12053131

    申请日：2008-03-21

    申请人： Gerald K. Bartley ,  John M. Borkenhagen ,  Philip Raymond Germann

    发明人： Gerald K. Bartley ,  John M. Borkenhagen ,  Philip Raymond Germann

    IPC分类号： G06F13/18

    CPC分类号： G06F13/1689 ,  G06F13/1684

    摘要： A design structure is provided for a memory module containing an interface for receiving memory access commands from an external source, in which a first portion of the interface receives memory access data at a first bus frequency and a second portion of the interface receives memory access data at a second different bus frequency. Preferably, the memory module contains a second interface for re-transmitting memory access data, also operating at dual frequency. The memory module is preferably used in a high-capacity memory subsystem organized in a tree configuration in which data accesses are interleaved. Preferably, the memory module has multiple-mode operation, one of which supports dual-speed buses for receiving and re-transmitting different parts of data access commands, and another of which supports conventional daisy-chaining.

    摘要翻译： 为包含用于从外部源接收存储器访问命令的接口的存储器模块提供设计结构，其中接口的第一部分以第一总线频率接收存储器访问数据，并且接口的第二部分接收存储器访问数据 在第二个不同的总线频率。 优选地，存储器模块包含第二接口，用于重新传输也以双频操作的存储器访问数据。 存储器模块优选地用于以树形结构组织的高容量存储器子系统，其中数据访问是交错的。 优选地，存储器模块具有多模式操作，其中之一支持用于接收和重新传送数据访问命令的不同部分的双速总线，另一个支持常规的菊花链。

    SORTING MOVABLE MEMORY HIERARCHIES IN A COMPUTER SYSTEM
    2.
    发明申请
    SORTING MOVABLE MEMORY HIERARCHIES IN A COMPUTER SYSTEM 有权
    在计算机系统中分配可移动存储器分层

    公开(公告)号：US20110238879A1

    公开(公告)日：2011-09-29

    申请号：US12731320

    申请日：2010-03-25

    申请人： Gerald K. Bartley ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    发明人： Gerald K. Bartley ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    IPC分类号： G06F13/16

    CPC分类号： G06F13/1668 ,  G06F13/161 ,  Y02D10/14

    摘要： Method and apparatus for optimally placing memory devices within a computer system. A memory controller may include circuitry configured to retrieve or one or more performance metrics a plurality of memory devices connected thereto. Based on the performance metrics and one or more predefined rules for placing memory devices, the circuitry may determine an optimal placement of the memory devices in the system.

    摘要翻译： 用于最佳地将存储器件放置在计算机系统内的方法和装置。 存储器控制器可以包括被配置为检索连接到其上的多个存储器件的一个或多个性能度量的电路。 基于性能度量和用于放置存储器设备的一个或多个预定义规则，电路可以确定系统中存储器件的最佳布局。

    Memory Compression Implementation in a Multi-Node Server System With Directly Attached Processor Memory
    3.
    发明申请
    Memory Compression Implementation in a Multi-Node Server System With Directly Attached Processor Memory 有权
    具有直接附加处理器存储器的多节点服务器系统中的内存压缩实现

    公开(公告)号：US20090228668A1

    公开(公告)日：2009-09-10

    申请号：US12041911

    申请日：2008-03-04

    申请人： John M. Borkenhagen

    发明人： John M. Borkenhagen

    IPC分类号： G06F12/00 ,  G06F12/16

    CPC分类号： G06F12/08 ,  G06F12/0864 ,  G06F2212/401

    摘要： A method, apparatus and program product enable scalable bandwidth and memory for a system having processor with directly attached memory. Multiple memory expander microchips provide the additional bandwidth and memory while in communication with the processor. Lower latency data may be stored in a memory expander microchip node in the most direct communication with the processor. Memory and bandwidth allocation between may be dynamically adjusted.

    摘要翻译： 方法，装置和程序产品为具有具有直接附接的存储器的处理器的系统实现可扩展带宽和存储器。 多个存储器扩展器微芯片在与处理器通信时提供额外的带宽和存储器。 低延迟数据可以存储在与处理器最直接通信的存储器扩展器微芯片节点中。 内存和带宽分配可以动态调整。

    Memory Compression Implementation in a System With Directly Attached Processor Memory
    4.
    发明申请
    Memory Compression Implementation in a System With Directly Attached Processor Memory 有权
    具有直接附加处理器存储器的系统中的内存压缩实现

    公开(公告)号：US20090228664A1

    公开(公告)日：2009-09-10

    申请号：US12041863

    申请日：2008-03-04

    申请人： John M. Borkenhagen

    发明人： John M. Borkenhagen

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0897 ,  G06F2212/401

    摘要： A method, apparatus and program product enable memory compression for a system including processor with directly attached memory. A memory expander microchip facilitates memory compression while attached to a processor. The memory expander microchip may provide additional bandwidth and memory capacity for the system to enable memory compression in a manner that does not burden the attached processor or associated operating system. The processor may store uncompressed data in its lower latency, directly attached memory, while the memory attached to the memory expander may store either or both compressed and uncompressed data.

    摘要翻译： 方法，装置和程序产品为包括具有直接连接的存储器的处理器的系统启用存储器压缩。 存储器扩展器微芯片在连接到处理器的同时促进存储器压缩。 存储器扩展器微芯片可以为系统提供额外的带宽和存储器容量，以使得不会对连接的处理器或相关联的操作系统造成负担的方式实现存储器压缩。 处理器可以将未压缩数据存储在其较低等待时间的直接附接存储器中，而连接到存储器扩展器的存储器可以存储压缩和未压缩数据之一或两者。

    Structure and method of implementing power savings during addressing of DRAM architectures
    5.
    发明授权
    Structure and method of implementing power savings during addressing of DRAM architectures 有权
    在DRAM架构寻址期间实现节能的结构和方法

    公开(公告)号：US07492662B2

    公开(公告)日：2009-02-17

    申请号：US11688897

    申请日：2007-03-21

    申请人： Gerald K. Bartley ,  Darryl J. Becker ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    发明人： Gerald K. Bartley ,  Darryl J. Becker ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    IPC分类号： G11C8/00

    CPC分类号： G11C8/10 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/106 ,  G11C11/4087 ,  G11C11/4093 ,  G11C11/4096

    摘要： A random access memory device includes an array of individual memory cells arranged into rows and columns, each memory cell having an access device associated therewith. Each row of the array further includes a plurality of N word lines associated therewith, with a wherein N corresponds to a number of independently accessible partitions of the array, wherein each access device in a given row is coupled to only one of the N word lines of the row. Address decoder logic in signal communication with the array is configured to receive a plurality of row address bits and determine, for a requested row identified by the row address bits, which of the N partitions within the requested row are to be accessed, such that access devices within a selected row, but not within a partition to be accessed, are not activated.

    摘要翻译： 随机存取存储器件包括排列成行和列的各个存储器单元的阵列，每个存储器单元具有与其相关联的访问器件。 阵列的每行还包括与其相关联的多个N字线，其中N对应于阵列的独立可访问分区的数量，其中给定行中的每个访问设备仅耦合到N个字线中的一个 的行。 与阵列进行信号通信的地址解码器逻辑被配置为接收多个行地址位，并且对于由行地址位标识的所请求行，确定要请求行中的N个分区中的哪一个被访问， 未被激活的选定行内的设备，但不在要访问的分区内。

    Structure for multi-level memory architecture with data prioritization
    9.
    发明授权
    Structure for multi-level memory architecture with data prioritization 有权
    具有数据优先级的多级存储器架构的结构

    公开(公告)号：US08255628B2

    公开(公告)日：2012-08-28

    申请号：US12056690

    申请日：2008-03-27

    申请人： Gerald K. Bartley ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    发明人： Gerald K. Bartley ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    IPC分类号： G06F12/00

    CPC分类号： G06F13/161

    摘要： A design structure for controlling computer-readable memory includes a plurality of memory locations, a usage frequency of a data unit stored in a first memory location is determined. The data unit is moved to a second memory location, different from the first memory location that is selected based on a correspondence between a known latency of the second memory location and the usage frequency of the data unit, in which the second memory location is the primary data storage location for the data unit.

    摘要翻译： 用于控制计算机可读存储器的设计结构包括多个存储器位置，确定存储在第一存储器位置中的数据单元的使用频率。 数据单元被移动到第二存储器位置，其不同于基于第二存储器位置的已知等待时间与数据单元的使用频率之间的对应关系而选择的第一存储器位置，其中第二存储器位置是 数据单元的主数据存储位置。

    MANAGING COMPRESSED MEMORY USING TIERED INTERRUPTS
    10.
    发明申请
    MANAGING COMPRESSED MEMORY USING TIERED INTERRUPTS 有权
    使用分层中断管理压缩内存

    公开(公告)号：US20120131248A1

    公开(公告)日：2012-05-24

    申请号：US12953982

    申请日：2010-11-24

    申请人： Bulent Abali ,  John M. Borkenhagen ,  Dan E. Poff

    发明人： Bulent Abali ,  John M. Borkenhagen ,  Dan E. Poff

    IPC分类号： G06F13/26

    CPC分类号： G06F13/24 ,  G06F11/073 ,  G06F11/076 ,  G06F12/08 ,  G06F2212/401

    摘要： Systems and methods to manage memory are provided. A particular method may include initiating a memory compression operation. The method may further include initiating a first interrupt configured to affect a first process executing on a processor in response to a first detected memory level. A second initiated interrupt may be configured to affect the first process executing on the processor in response to a second detected memory level, and a third interrupt may be initiated to affect the first process executing on the processor in response to a third detected memory level. At least of the first, the second, and the third detected memory levels are affected by the memory compression operation.

    摘要翻译： 提供了管理存储器的系统和方法。 特定方法可以包括启动存储器压缩操作。 该方法还可以包括启动被配置为响应于第一检测到的存储器级别影响在处理器上执行的第一进程的第一中断。 可以将第二起始中断配置为响应于第二检测到的存储器级别影响在处理器上执行的第一进程，并且可以启动第三中断以影响响应于第三检测到的存储器级别在处理器上执行的第一进程。 至少第一，第二和第三检测到的存储器级别受到存储器压缩操作的影响。