公开(公告)号：US20070129920A1

公开(公告)日：2007-06-07

申请号：US11275035

申请日：2005-12-05

申请人： Francis Kampf ,  Jeanne Trinko-Mechler ,  David Stauffer

发明人： Francis Kampf ,  Jeanne Trinko-Mechler ,  David Stauffer

IPC分类号： G06F17/50

CPC分类号： G06F17/5022 ,  G01R31/318314

摘要： Embodiments herein present a method for automated simulation testbench generation for serializer/deserializer datapath systems. The method provides a database of transactors for generating and checking data within the datapath system, wherein the transactors are adaptable to arbitrary configurations of the datapath system. The database is provided with a single set of transactors per core. Next, the method automatically selects one set of transactors from the database for inclusion into the simulation testbenches. Following this, the method maps the first datapath and the second datapath through the datapath system by interconnecting the selected set of the transactors with the datapath system. The method further comprises setting control pins on the cores to facilitate propagation of the data through the cores of the datapath system. Subsequently, the control pins are traced to input ports and control registers.

摘要翻译： 本文的实施例提供了一种用于串行器/解串器数据路径系统的自动化仿真测试台生成的方法。 该方法提供用于生成和检查数据路径系统内的数据的事务处理器的数据库，其中事务处理器适用于数据通路系统的任意配置。 数据库提供了每个核心单个事务处理器集合。 接下来，该方法自动从数据库中选择一组事务处理器，以便包含在仿真测试台中。 接下来，该方法通过将所选择的一组事务处理器与数据路径系统相互连接，通过数据路径系统映射第一个数据路径和第二个数据路径。 该方法还包括设置核上的控制引脚以便于数据通过数据路径系统的核心的传播。 随后，控制引脚被跟踪到输入端口和控制寄存器。

公开(公告)号：US20070019570A1

公开(公告)日：2007-01-25

申请号：US11510207

申请日：2006-08-25

申请人： Peter Jenkins ,  Francis Kampf

发明人： Peter Jenkins ,  Francis Kampf

IPC分类号： H04L12/28

CPC分类号： H04L12/42 ,  H04L12/403

摘要： A system provides communication between a plurality of cores in an integrated circuit. The system comprises a circular segmented bus operatively connected to each of the cores for transferring data between the plurality of cores. An arbiter arbitrates which of the plurality of cores can transmit data at any given time.

摘要翻译： 系统提供集成电路中的多个核之间的通信。 该系统包括可操作地连接到每个核的圆形分段总线，用于在多个核之间传送数据。 仲裁者仲裁多个核心中的哪一个可以在任何给定时间发送数据。

公开(公告)号：US20050013527A1

公开(公告)日：2005-01-20

申请号：US10604410

申请日：2003-07-18

申请人： Gary Doyle ,  Kenneth Goodnow ,  Riyon Harding ,  Francis Kampf ,  Jason Norman ,  Sebastian Ventrone

发明人： Gary Doyle ,  Kenneth Goodnow ,  Riyon Harding ,  Francis Kampf ,  Jason Norman ,  Sebastian Ventrone

IPC分类号： G02B6/43 ,  G02B6/12 ,  G02B6/26

CPC分类号： G02B6/43

摘要： Disclosed is an integrated circuit comprising a plurality of cores attached to at least one transmitter and receiver, an optical transmission network embedded within the wire levels of the integrated circuit, and wherein the transmitter and receivers send and receive data on the network. Also disclosed is a method of transmitting signals within an integrated circuit comprising an integrated circuit comprising a plurality of cores and optical paths, selecting an optical path from the plurality of optical paths for transmitting data, and transmitting the data on the selected optical path. Also disclosed is an integrated circuit comprising an optical transmission network, a plurality of cores, and a plurality of controllers, all three being operatively attached to each other.

摘要翻译： 公开了一种集成电路，其包括附接到至少一个发射机和接收机的多个核心，嵌入在集成电路的有线电平内的光传输网络，并且其中发射机和接收机在网络上发送和接收数据。 还公开了一种在包括多个核心和光路的集成电路的集成电路内传输信号的方法，从多个光路中选择用于发送数据的光路，以及在所选择的光路上发送数据。 还公开了一种集成电路，其包括光传输网络，多个核心和多个控制器，所有三个可操作地彼此连接。

公开(公告)号：US20050071575A1

公开(公告)日：2005-03-31

申请号：US10605366

申请日：2003-09-25

申请人： Kenneth Goodnow ,  Francis Kampf ,  Jason Norman ,  Sebastian Ventrone

发明人： Kenneth Goodnow ,  Francis Kampf ,  Jason Norman ,  Sebastian Ventrone

IPC分类号： G06F12/02 ,  G06F12/00

CPC分类号： G06F12/0284

摘要： A structure and associated method of transfer data on a semiconductor device, comprising: a plurality of systems within the semiconductor device. Each system comprises at least one processing device and a local memory structure. Each processing device is electrically coupled to each local memory structure within each system. Each local memory structure is electrically coupled to each of the other said local memory structures. Each local memory structure is adapted to share address space with each of the processing devices. Each processing device is adapted to transmit data and instructions to each local memory structure.

摘要翻译： 一种半导体器件上传输数据的结构和相关方法，包括：半导体器件内的多个系统。 每个系统包括至少一个处理设备和本地存储器结构。 每个处理设备电耦合到每个系统内的每个本地存储器结构。 每个本地存储器结构电耦合到每个其他所述本地存储器结构。 每个本地存储器结构适于与每个处理设备共享地址空间。 每个处理设备适于将数据和指令传送到每个本地存储器结构。

公开(公告)号：US20070265820A1

公开(公告)日：2007-11-15

申请号：US11383299

申请日：2006-05-15

申请人： Francis Kampf ,  Douglas Massey

发明人： Francis Kampf ,  Douglas Massey

IPC分类号： G06F17/50

CPC分类号： G06F17/5022

摘要： A digital circuit simulation method. The method starts with a digital circuit design which includes: a first source latch, a destination latch, a logic cone, a first WAM circuit electrically coupling an output of the first source latch to a first input of the logic cone, and a WAGG circuit electrically coupling an output of the logic cone and an input of the first source latch. Then, a zero-delay simulation is performed in which if a first situation of (a) the first WAM circuit entering an uncertainty state in which the first WAM circuit generates a random value of 1 or 0 at the first input of the logic cone, (b) the logic cone being vulnerable to a positive glitch, and (c) the output of the logic cone being at logic 0, the WAGG circuit generates a random value of 0 or 1 at input of the destination latch.

摘要翻译： 数字电路仿真方法。 该方法从数字电路设计开始，其包括：第一源锁存器，目的地锁存器，逻辑锥，将第一源锁存器的输出电耦合到逻辑锥的第一输入端的第一WAM电路，以及WAGG电路 电耦合逻辑锥的输出和第一源锁存器的输入。 然后，执行零延迟模拟，其中如果（a）第一WAM电路进入不确定状态的第一情况，其中第一WAM电路在逻辑锥的第一输入处产生1或0的随机值， （b）逻辑锥体容易受到正的毛刺影响，并且（c）逻辑锥体的输出为逻辑0，WAGG电路在目的地锁存器的输入处产生0或1的随机值。

公开(公告)号：US20060090149A1

公开(公告)日：2006-04-27

申请号：US10904056

申请日：2004-10-21

申请人： Rafael Blanco ,  Suzanne Granato ,  Francis Kampf ,  Douglas Massey

发明人： Rafael Blanco ,  Suzanne Granato ,  Francis Kampf ,  Douglas Massey

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and system for testing a circuit design. The method including generating a simulation model of the circuit design, the circuit design comprising one or more source latches, one or more destination latches and a logic function connected between the source latches and the destination latches; generating a modified simulation model of the simulation model by inserting random skew between an output of each source latch and an input of the logic function only in asynchronous data paths between the source latches and the destination latches of the simulation model; and running the modified simulation model.

摘要翻译： 一种用于测试电路设计的方法和系统。 该方法包括生成电路设计的仿真模型，电路设计包括一个或多个源锁存器，一个或多个目标锁存器和连接在源锁存器和目的地锁存器之间的逻辑功能; 通过在每个源锁存器的输出和逻辑功能的输入之间插入随机偏差仅在模拟模型的源锁存器和目标锁存器之间的异步数据路径中来产生模拟模型的修改的仿真模型; 并运行修改后的仿真模型。

公开(公告)号：US20070101332A1

公开(公告)日：2007-05-03

申请号：US11163746

申请日：2005-10-28

申请人： Adam Courchesne ,  Francis Kampf ,  Gregory Mann ,  Jason Norman ,  Stanley Stanski

发明人： Adam Courchesne ,  Francis Kampf ,  Gregory Mann ,  Jason Norman ,  Stanley Stanski

IPC分类号： G06F9/46

CPC分类号： G06F9/5011 ,  G06F2209/507 ,  G06F2209/508

摘要： Thread entries are stored in a memory of the system to indicate executed instruction threads. Uses of processing resources by the respective instruction threads are detected and history entries for the threads are stored in a memory of the system. Such history entries indicate whether respective processing resources have been used by respective ones of the instruction threads. The history entries of first and second ones of the instruction threads are compared. The second instruction thread is selected for executing if the comparing indicates history of processing resources used by the first thread has a certain difference relative to history of processing resources used by the second thread.

摘要翻译： 线程条目存储在系统的存储器中以指示执行的指令线程。 检测各个指令线程使用的处理资源，并将线程的历史条目存储在系统的存储器中。 这些历史条目表示相应的指令线程是否已经使用相应的处理资源。 比较第一和第二条指令线程的历史条目。 如果比较指示由第一线程使用的处理资源的历史与第二线程使用的处理资源的历史有一定差异，则选择第二指令线程来执行。