公开(公告)号：US09083340B1

公开(公告)日：2015-07-14

申请号：US14278244

申请日：2014-05-15

Applicant: Xilinx, Inc.

Inventor： Ephrem C. Wu ,  Hongbin Ji ,  Rafael C. Camarota

IPC: G06F7/38 ,  H03K19/173 ,  H03K19/177

CPC classification number: H03K19/1776

Abstract: An integrated circuit comprises a memory matrix including: a first memory cell array; a first multiplexer (MUX) coupled to an input of the first memory cell array; a second MUX coupled to an output of the first memory cell array; a second memory cell array; a third MUX coupled to an input of the second memory cell array; and a fourth MUX coupled to an output of the second memory cell array. The second MUX is coupled to the fourth MUX. The fourth MUX is configured to pass a selected one of: (1) an output from the third MUX, (2) an output from the second memory cell array, or (3) an output from the second MUX.

Abstract translation: 一种集成电路包括存储矩阵，其包括：第一存储单元阵列; 耦合到所述第一存储单元阵列的输入的第一多路复用器（MUX）; 耦合到所述第一存储单元阵列的输出的第二MUX; 第二存储单元阵列; 耦合到所述第二存储单元阵列的输入的第三MUX; 以及耦合到第二存储单元阵列的输出的第四MUX。 第二MUX耦合到第四MUX。 第四MUX被配置为传递以下选择的一个：（1）来自第三MUX的输出，（2）来自第二存储单元阵列的输出，或（3）来自第二MUX的输出。

公开(公告)号：US20150008954A1

公开(公告)日：2015-01-08

申请号：US13935066

申请日：2013-07-03

Applicant: Xilinx, Inc.

Inventor： Rafael C. Camarota

IPC: H01L25/00 ,  G01R31/26

CPC classification number: G01R31/26 ,  G01R31/31721 ,  G01R31/31723 ,  G01R31/318505 ,  G01R31/318516 ,  H03K19/17728 ,  H03K19/1774 ,  H03K19/17772 ,  H03K19/17788

Abstract: An apparatus for a monolithic integrated circuit die is disclosed. In this apparatus, the monolithic integrated circuit die has a plurality of modular die regions. The modular die regions respectively have a plurality of power distribution networks for independently powering each of the modular die regions. Each adjacent pair of the modular die regions is stitched together with a respective plurality of metal lines.

Abstract translation: 公开了一种用于单片集成电路管芯的装置。 在该装置中，单片集成电路管芯具有多个模块管芯区域。 模块化管芯区域分别具有多个配电网络，用于独立为每个模块管芯区域供电。 每个相邻的一对模块区域与相应的多个金属线缝合在一起。