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公开(公告)号：CN219978860U
公开(公告)日：2023-11-07
申请号：CN202320847222.1
申请日：2023-04-07
申请人： 深圳英众世纪智能科技有限公司
摘要： 本实用新型公开了一种终端设备的管控芯片和管控系统、终端设备，管控芯片连接终端设备，且终端设备内设有UEFI固件解析器、中央控制器和功能端口；其中，UEFI固件解析器独立于终端设备的OS系统，管控芯片包括：无线通信模块，无线通信模块用于接收来自服务器发送的管控指令；连接总线，连接总线电连接无线通信模块，用于传输所述管控指令；嵌入式控制模块，嵌入式控制模块电连接连接总线，用于接收连接总线传输的管控指令，并将管控指令发送至UEFI固件解析器，以使UEFI固件解析器根据管控指令对中央控制器和/或功能端口进行管控。本实用新型能够减少终端设备因为系统重装或者软件卸载所带来的安全风险。
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公开(公告)号：CN217406550U
公开(公告)日：2022-09-09
申请号：CN202220681777.9
申请日：2022-03-25
申请人： 中国科学技术大学
摘要： 本实用新型提供了一种数据传输系统，可以应用于量子通信、自动化控制领域。该数据传输系统包括：通信管理单元，用于接收由上位机发送的量子数据，并对量子数据进行解析，确定量子数据中携带的指令，以及根据指令从至少一个电子学单元中确定目标电子学单元，并向目标电子学单元发送量子数据；至少一个电子学单元，包括目标电子学单元，用于向外部设备发送量子数据；地址总线，包括用于连接外部设备的总线控制接口。
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公开(公告)号：CN216527140U
公开(公告)日：2022-05-13
申请号：CN202122779113.4
申请日：2021-11-12
申请人： 深圳优矽科技有限公司
摘要： 本申请提供一种分支预测的装置及处理器，所述装置用于处理器的指令执行，包括：全局分支历史寄存器；分支反馈单元；分支反馈值生成单元，与所述分支反馈单元及所述全局分支历史寄存器连接，用于生成分支预测反馈值；异或计算单元，与所述分支反馈值生成单元及程序计数器连接，用于将分支指令的地址与所述分支预测反馈值进行异或运算；模式历史表索引单元，与所述异或计算单元连接，用于从模式历史表得到预测分支跳转的决策计数器；预测跳转单元，与所述模式历史表索引单元连接，用于根据所述决策计数器的状态值预测分支是否跳转。通过分支执行情况的反馈提高分支预测准确率。
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公开(公告)号：CN210006030U
公开(公告)日：2020-01-31
申请号：CN201921590150.7
申请日：2019-09-24
申请人： 上海寒武纪信息科技有限公司
发明人： 不公告发明人
摘要： 本申请提供一种数据处理器，数据处理器包括第一乘法运算电路、第二乘法运算电路以及部分积交换电路，第一乘法运算电路的输出端与部分积交换电路的第一输入端连接，部分积交换电路的第一输出端与第二乘法运算电路的第一输入端连接，第二乘法运算电路的输出端与部分积交换电路的第二输入端连接，部分积交换电路的第二输出端与第一乘法运算电路的输入端连接，该数据处理器不仅能够实现乘法运算，还能够实现乘累加运算，从而提高了数据处理器的通用性；另外，该数据处理器并不需要对乘法运算结果再进行一次累加运算才能完成乘累加运算，仅通过一次运算过程就可以直接实现乘法运算或乘累加运算，从而降低了数据处理器的功耗。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN210006029U
公开(公告)日：2020-01-31
申请号：CN201921589685.2
申请日：2019-09-24
申请人： 上海寒武纪信息科技有限公司
发明人： 不公告发明人
摘要： 本申请提供一种数据处理器，数据处理器包括正则有符号数编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路，该正则有符号数编码电路包括正则有符号数编码处理单元，该数据处理器能够对接收到数据进行正则有符号数编码处理，使得获取的有效部分积的数目较少，降低了数据处理器实现乘法运算或者乘累加运算的复杂性。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN206833418U
公开(公告)日：2018-01-02
申请号：CN201720807950.4
申请日：2017-07-05
申请人： 首都师范大学
摘要： 一种基于周期粒度的双冗余流水线级间寄存器备份装置，其特征在于：所述基于周期粒度的双冗余流水线级间寄存器备份装置包括功能逻辑A、功能逻辑B、级间寄存器A、级间寄存器B、比较逻辑、备份寄存器、多路选择A和多路选择B；所述基于周期粒度的双冗余流水线级间寄存器备份装置，以周期粒度备份流水线级间寄存器的内容，通过比较逻辑检测流水线单元中的单粒子故障，利用备份寄存器中的内容对流水线进行恢复的方法，对单粒子效应引发的SEU、SET和MBU故障进行容错。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN206639209U
公开(公告)日：2017-11-14
申请号：CN201720306205.1
申请日：2017-03-27
申请人： 上海芯旺微电子技术有限公司
摘要： 本实用新型提供一种处理器内核结构，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。本实用新型中的处理器内核结构的效率更高。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN203241983U
公开(公告)日：2013-10-16
申请号：CN201220352023.5
申请日：2012-07-11
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
摘要： 本实用新型的实施例公开了一种用于执行信号处理操作的装置包括：系统存储器存储单元；地址生成器单元，功能上连接到系统存储器存储单元并且用于接收数据并且写入数据；寄存器存储器阵列，功能上连接到地址生成器并且用于接收数据并且写入值，使用寄存器文件系统来存储寄存器存储器阵列中的数据；乘法累加执行单元，功能上连接到寄存器文件系统并且作用于接收并且写入，将数据值配对相乘和相加并且向寄存器存储器阵列中的位置写入求和；在分级方案中组织寄存器文件系统，将单独寄存器存储器位置配对组织成相应配对寄存器单元，将配对寄存器单元配对组织成相应分组寄存器单元；地址生成器单元将来自系统存储器存储单元的值放入寄存器。
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公开(公告)号：CN210109789U
公开(公告)日：2020-02-21
申请号：CN201921589734.2
申请日：2019-09-24
申请人： 上海寒武纪信息科技有限公司
发明人： 不公告发明人
摘要： 本申请提供一种数据处理器，数据处理器包括布斯编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路，布斯编码电路的输出端与第一部分积获取电路的第一输入端，以及第二部分积获取电路的第一输入端连接，第一部分积获取电路的输出端与第一压缩电路的第一输入端连接，第二部分积获取电路的输出端与第二压缩电路的第一输入端连接，该数据处理器不仅能够实现乘法运算还能够实现乘累加运算，从而提高了数据处理器的通用性；另外，该数据处理器并不需要对乘法运算结果再进行一次累加运算实现乘累加运算，仅通过一次运算过程就可以直接实现乘法运算或乘累加运算，从而降低了数据处理器的功耗。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN209417720U
公开(公告)日：2019-09-20
申请号：CN201920225037.2
申请日：2019-02-22
申请人： 意法半导体股份有限公司
IPC分类号： G06F9/30
摘要： 本公开的各实施例涉及二进制至格雷转换电路和FIFO存储器。公开了一种用于执行二进制至格雷转换的电路。第一二进制信号表示目标值并且第二二进制信号存储在寄存器中。确定一组二进制候选值，其中每个二进制候选值的相应的格雷等效具有距第二二进制值的格雷等效为1的汉明距离。根据第一二进制信号和第二二进制信号的选择二进制候选值中的一个。在寄存器的输入处提供所选择的二进制候选值。通过确定所选择的二进制候选值的格雷编码等效来生成编码信号。(ESM)同样的发明创造已同日申请发明专利
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