公开(公告)号：CN118331639A

公开(公告)日：2024-07-12

申请号：CN202310137189.8

申请日：2023-02-08

申请人： 之江实验室

发明人： 李顺斌 ,  王伟豪 ,  张汝云

IPC分类号： G06F9/28 ,  G06F9/30

摘要： 本发明涉及工业实时数据处理领域，具体涉及一种软件定义实时计算微处理结构和方法。该结构包含了4个可配置计算计算单元与两个数据加减选择模块，共同构成2级可拆分可组合的实时计算微结构。通过配置该结构中的寄存器、操作码，既可以实时地并行处理4路工业现场数据在阈值比较、倍数放大、偏置计算等简单运算，又可以通过组合的方式实现组合方程、坐标变换等复杂运算，在实现数据实时处理的同时，保证了灵活性。

公开(公告)号：CN115146767A

公开(公告)日：2022-10-04

申请号：CN202110352174.4

申请日：2021-03-31

申请人： 广东高云半导体科技股份有限公司

发明人： 刘锴 ,  宋宁 ,  王铜铜 ,  徐庆嵩 ,  杜金凤 ,  詹宁斯·格兰特

IPC分类号： G06N3/06 ,  G06F12/0806 ,  G06F9/28

摘要： 本申请公开了一种二维卷积加速器及其实现加速二维卷积的方法，通过根据二维卷积运算的输入信息计算出了当前参与二维卷积的二维卷积节点的数量，实现了二维卷积加速器的卷积节点数目的动态配置，从而增强了二维卷积加速器的卷积节点数目的可配置性，解决了相关技术中二维卷积加速器的卷积节点数目不可配置、特定应用场景专用的问题，提高了二维卷积加速器对各种不同应用场景的适应性，提升了二维卷积加速器的灵活性和广泛性，适应了复杂多变的AI使用场景。

公开(公告)号：CN114780141A

公开(公告)日：2022-07-22

申请号：CN202210437859.3

申请日：2022-04-25

申请人： 大唐国投信息科技有限公司

发明人： 卢俊明 ,  林宏炽

IPC分类号： G06F9/28

摘要： 本公开涉及计算机技术领域，提供了一种数据搬运系统及方法，数据搬运系统包括微控制单元、系统内存、缓存、第一总线和第二总线，其中：微控制单元通过第一总线与缓存通信连接，以及，微控制单元还通过第二总线与系统内存通信连接。本公开相对于现有技术而言，微控制单元可以利用不同的总线分别与缓存和系统内存进行直接通信，且微控制单元与缓存和系统内存中的一者的通信不受微控制单元与另一者的通信的影响，实现了将微控制单元与缓存和系统内存的通信分开进行，改善了MCU系统在读取指令和执行资料交互时的效能，降低了系统的时延。

公开(公告)号：CN114365082A

公开(公告)日：2022-04-15

申请号：CN202080062344.9

申请日：2020-09-04

申请人： 谷歌有限责任公司

发明人： 比亚克·哈默肖特·鲁纳 ,  萨米尔·库马尔

IPC分类号： G06F9/28 ,  G06N3/04 ,  G06N3/08

摘要： 方法、系统和装置，包括在存储介质上编码的指令，用于执行例如，在由节点之间的至少两个维度中的连接定义的网格或环面拓扑中组织的节点上并行地生成的梯度向量和类似地结构的数据的归约。所述方法在所述拓扑中的节点之间提供并行计算和通信。

公开(公告)号：CN114174984A

公开(公告)日：2022-03-11

申请号：CN202080052156.8

申请日：2020-07-06

申请人： 拉姆伯斯公司

发明人： M·D·科兰姆 ,  S·C·伍 ,  T·沃吉尔桑 ,  J·E·林斯塔特

IPC分类号： G06F9/28 ,  G06F12/02 ,  G06F15/76 ,  G11C5/06 ,  H01L21/98

摘要： 一种集成电路，集成电路包括一个或多个逻辑层的集合，当集成电路与该组堆叠的存储器件堆叠在组件中时，一个或多个逻辑层的集合电联接到一组堆叠的存储器设备。一个或多个逻辑层的集合包括处理元件的联接链。所述联接链中的处理元件可以根据接收的数据独立地计算部分结果，存储部分结果，并将部分结果直接传递到实施处理元件的联接链中的下一个处理元件。链中的处理元件可以包括允许直接访问堆叠中的一个或多个DRAM上的存储器组的接口。这些接口可以经由不用于全局I/O的TSV访问DRAM存储器组。这些接口允许处理元件更直接地访问DRAM中的数据。

公开(公告)号：CN113872752A

公开(公告)日：2021-12-31

申请号：CN202111043184.6

申请日：2021-09-07

申请人： 哲库科技(北京)有限公司

发明人： 苑志刚 ,  闫磊 ,  焦海 ,  唐欣

IPC分类号： H04L9/06 ,  H04L29/06 ,  G06F21/64 ,  G06F21/78 ,  G06F9/28

摘要： 本申请实施例涉及一种安全引擎模组、安全引擎装置和通信设备，安全引擎模组，包括：加解密模块；完整性保护模块；输入存储器，分别与加解密模块、完整性保护模块连接，用于将获取到的待处理数据提供至第一处理模块，第一处理模块为加解密模块和完整性保护模块中的一个；中间存储器，分别与加解密模块、完整性保护模块连接，用于获取并锁存第一处理模块处理后输出的数据，并将锁存的数据提供至第二处理模块，第二处理模块为加解密模块和完整性保护模块中的另一个；输出存储器，分别与加解密模块、完整性保护模块连接，用于获取并锁存第二处理模块处理后输出的数据，并将锁存的数据输出。

公开(公告)号：CN110647355B

公开(公告)日：2021-11-26

申请号：CN201810680472.4

申请日：2018-06-27

申请人： 上海寒武纪信息科技有限公司

发明人： 不公告发明人

IPC分类号： G06F9/28

摘要： 本公开提供了一种数据处理器和数据处理方法，其中所述数据处理器包括：数据转换模块，其配置为根据预设数据格式将第一数据转换为第二数据，所述预设数据格式包括预设粒度和预设字节序；控制模块，其配置为根据接收的控制信号，在确定所述第一数据的字节序与预设字节序不同时，控制数据转换模块根据所述预设数据格式将所述第一数据转换为第二数据。本公开实施例具有适用性好且能够降低成本的特点。

公开(公告)号：CN107844321B

公开(公告)日：2021-09-07

申请号：CN201610837925.0

申请日：2016-09-21

申请人： 上海芯旺微电子技术有限公司

发明人： 丁晓兵 ,  朱少华 ,  成学斌

IPC分类号： G06F9/22 ,  G06F9/26 ,  G06F9/28

摘要： 本发明提供一种MCU处理系统，包括：数据存储器、ALU运算单元、数据选择器及地址选择器；所述地址选择器连接至所述数据存储器，所述数据存储器通过数据总线连接至所述数据选择器；所述数据选择器与所述ALU运算单元的输入端相连接。所述MCU处理系统的效率更高。

公开(公告)号：CN113191935A

公开(公告)日：2021-07-30

申请号：CN202110484312.4

申请日：2021-04-30

申请人： 华中科技大学

发明人： 王超 ,  余国义 ,  詹翊 ,  刘炳强 ,  胡晓峰 ,  王子豪

IPC分类号： G06T1/20 ,  G06F9/30 ,  G06F9/28

摘要： 本发明公开了一种用于高斯金字塔构建的可重构硬件加速方法与系统，属于硬件加速器设计领域。本发明所提出的系统包括SRAM组、FIFO组、开关网络、移位寄存器阵列、加法树模块、多路分配器、可重构PE阵列以及高斯差分模块。本发明可以根据不同场景和任务对系统性能的要求对可重构PE阵列资源进行配置实现不同尺度的卷积计算，从而实现高性能的高斯金字塔和高斯差分金字塔构建。本发明包括快慢双时钟域设计、动态边缘填充设计、输入图像部分和复用设计方法，提高了硬件利用率，实现了不同边缘填充和不同尺度卷积的可重构计算，降低了高斯金字塔和高斯差分金字塔构建的运算量和硬件开销。

公开(公告)号：CN110515656B

公开(公告)日：2021-07-16

申请号：CN201910803055.9

申请日：2019-08-28

申请人： 中国人民解放军国防科技大学

发明人： 郑重 ,  孙彩霞 ,  王永文 ,  黄立波 ,  隋兵才 ,  倪晓强 ,  王俊辉 ,  雷国庆 ,  郭维 ,  郭辉

IPC分类号： G06F9/26 ,  G06F9/28

摘要： 本发明公开了一种CASP指令的执行方法、微处理器及计算机设备，本发明从指令缓冲取出CASP指令；将CASP拆分成两个微操作，每个微操作带有一个目的操作数，第一个微操作带有三个源操作数，第二个微操作带有两个源操作数；以微操作为单位进行译码、操作数重命名、分派和执行。第一个微操作执行将携带操作数和存储区域值比较，如果不等，则CASP指令执行结束，写回结果；否则再执行第二个微操作，获取数据的写权限，比较并写存储区域，写回结果。本发明能减少指令执行通路的源寄存器和目的寄存器通道个数，减少CASP指令执行通路数据存储宽度，并加速该指令的执行。