比特似然度运算装置以及比特似然度运算方法

    公开(公告)号:CN104919771B

    公开(公告)日:2018-01-23

    申请号:CN201380070164.5

    申请日:2013-10-03

    Abstract: 获得近似误差少且能够削减运算量、存储量的比特似然度运算装置。具备:初始比特似然度运算部(210),其求出与N的值对应的发送信号点间距离、表示数据最接近的发送信号点的判定区域的区域编号、相对于与数据最接近的初始比特=0的发送信号点和与上述数据最接近的初始比特=1的发送信号点的最近点间距离,对作为递归地计算比特似然度的递归公式的首项的数据的初始比特的似然度进行运算;第i比特似然度运算部(230),其在N是2以上的情况下,求出相对于第i‑1比特的最近点间距离与相对于第i比特的最近点间距离之间的差分,采用递归公式,根据第i‑1比特的似然度以及差分对数据的第i比特的似然度进行运算;以及处理步骤控制部(220),其根据N的值来控制第i比特似然度运算部(230)进行的比特似然度的运算处理。

    用于验证数据整体性的接收机和方法

    公开(公告)号:CN101079684B

    公开(公告)日:2013-09-18

    申请号:CN200710101694.8

    申请日:2007-01-19

    Inventor: C·苏 H·崔 G·安

    CPC classification number: H03M5/145 H03M13/09 H03M13/6325

    Abstract: 用于检测高速输入/输出系统中的错误的方法、设备和系统。系统和设备可以包括并行编码校验器,用于通过包含数据包的数据流的数据包静态属性和动态属性来检测编码数据包中的错误。方法可以包括使用包括所述数据包的数据流的数据包静态属性和动态属性来检测无效编码数据包。用于最佳化并行编码校验器逻辑的设计的方法使用不考虑状态,和并行编码校验器电路具有减少的逻辑部件和半导体区域需求。

    用于迭代解码的软信息比例变换

    公开(公告)号:CN101695013A

    公开(公告)日:2010-04-14

    申请号:CN200910174480.2

    申请日:2003-08-07

    Abstract: 本发明涉及在这里描述的是作为纠错解码处理的一部分而对软值(214)进行比例变换的方法和设备。精确的解码依赖于使用恰当的比例因子。选择和使用比例因子来对软值进行比例变换的目的在于提高和/或优化解码器性能,而不需要在经由通信信道传送信号时预先了解正确的比例因子或实际信道状态,其中所述软值是从所述信号中获取的。本发明的技术假设所要处理的软值是经由可以用信道质量值(200)准确描述其质量的通信信道传送的。比例因子是从将要进行比例变换的软值(208)的分布以及如下假设中确定的,其中所述假设是传送信号的信道具有与预选信道质量值(210)相对应的质量。

    用于低密度奇偶校验解码器的方法和装置

    公开(公告)号:CN101405943A

    公开(公告)日:2009-04-08

    申请号:CN200680036795.5

    申请日:2006-09-06

    Inventor: 于骁勇

    CPC classification number: H03M13/6325 H03M13/1111 H03M13/255

    Abstract: 本发明涉及一种低密度奇偶校验(LDPC)解码器(304),具有存储器(308),以及处理器(306)。所述处理器被编程为:初始化(202)LDPC解码器,计算(204)每个校验节点的概率,计算(206)每个位节点的概率,计算软判决,根据所计算的软判决更新位节点,根据所计算的软判决计算(208)值,对所计算的值执行(210)奇偶校验,如果在所计算的值中检测到位错误则更新(218)对数似然比(LLR),根据所更新的LLR更新位节点,以及重复前述的初始化之后的步骤。

    具有内建自测和调试特征的并行编码校验器和硬件高效高速I/O

    公开(公告)号:CN101079684A

    公开(公告)日:2007-11-28

    申请号:CN200710101694.8

    申请日:2007-01-19

    Inventor: C·苏 H·崔 G·安

    CPC classification number: H03M5/145 H03M13/09 H03M13/6325

    Abstract: 用于检测高速输入/输出系统中的错误的方法、设备和系统。系统和设备可以包括并行编码校验器,用于通过包含数据包的数据流的数据包静态属性和动态属性来检测编码数据包中的错误。方法可以包括使用包括所述数据包的数据流的数据包静态属性和动态属性来检测无效编码数据包。用于最佳化并行编码校验器逻辑的设计的方法使用不考虑状态,和并行编码校验器电路具有减少的逻辑部件和半导体区域需求。

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