公开(公告)号：CN104636268B

公开(公告)日：2019-07-26

申请号：CN201310681802.9

申请日：2013-12-11

申请人： 上海芯豪微电子有限公司

发明人： 林正浩

IPC分类号： G06F12/0893

CPC分类号： G06F12/0895 ,  Y02D10/13

摘要： 本发明提供了一种可重构缓存产品与方法，应用于处理器领域时能根据配置提供不同数目路组结构的缓存，并将连续地址的指令或数据存储在同一个路组中，便于处理器核获取指令或数据，以减少标签匹配次数。

公开(公告)号：CN105378685B

公开(公告)日：2019-06-14

申请号：CN201480038132.1

申请日：2014-07-01

申请人： ARM ,  有限公司

发明人： 安德鲁·图尼

IPC分类号： G06F12/0895

CPC分类号： G06F12/0223 ,  G06F12/0864 ,  G06F12/0891 ,  G06F12/0895 ,  Y02D10/13

摘要： 数据存储装置具有用于存储数据值的数据阵列和用于存储标签值的标签阵列，标签阵列用于追踪哪些数据值被存储在数据阵列中。数据阵列的关联性大于标签阵列的关联性。这意味着与传统数据存储装置相比，在每个数据访问时需要访问更少的标签，降低了功率消耗。

公开(公告)号：CN105701034B

公开(公告)日：2019-06-11

申请号：CN201510795191.X

申请日：2015-11-18

申请人： 上海兆芯集成电路有限公司

发明人： 罗德尼·E·虎克 ,  柯林·艾迪 ,  道格拉斯·R·瑞德 ,  约翰·麦可·吉尔

IPC分类号： G06F12/0873

CPC分类号： G06F12/0895 ,  G06F12/0846 ,  G06F12/0864 ,  G06F12/0882 ,  G06F12/123 ,  G06F12/128 ,  G06F2212/1021 ,  G06F2212/1028 ,  Y02D10/13

摘要： 本发明提供一种集合关联快取内存，包括：具有存储组件的阵列，其被布置为N个分路；分配单元，用以分配所述阵列的所述存储组件以因应于在所述快取内存中未命中的内存访问；其中，每个所述内存访问具有多个预定内存访问类型(MAT)其中之一个相关联的MAT，其中所述MAT由所述快取内存所接收；映射，为所述多个预定MAT中的每一个MAT，用以将所述MAT关联于子集，所述子集包括所述N个分路中的一个或多个分路；其中对于每个所述内存访问来说，所述分配单元分配所述具有一个或多个分路的子集中的一个分路，所述具有一个或多个分路的子集被所述映射关联于所述内存访问的所述MAT；以及其中，在所述快取内存的操作期间，所述映射可动态地被更新。

公开(公告)号：CN105701022B

公开(公告)日：2019-06-11

申请号：CN201510796666.7

申请日：2015-11-18

申请人： 上海兆芯集成电路有限公司

发明人： 罗德尼·E·虎克 ,  柯林·艾迪 ,  道格拉斯·R·瑞德 ,  约翰·麦可·吉尔

IPC分类号： G06F12/02

CPC分类号： G06F12/0864 ,  G06F12/0223 ,  G06F12/0846 ,  G06F12/0862 ,  G06F12/0895 ,  G06F12/123 ,  G06F12/126 ,  G06F12/128 ,  G06F2212/1021 ,  G06F2212/1041 ,  G06F2212/1044 ,  G06F2212/284 ,  G06F2212/608 ,  G06F2212/6082

摘要： 本发明提供一种组相联高速缓存，包括：具有存储组件的阵列，其被布置为M个组与N个分路，其中所述M个组中的每个组属于L个相互排斥的群组中的一个；分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问；其中所述内存访问的每一个选取所述M个组中的一个组；其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收；映射用于L个相互排斥的群组中的每一个群组:为所述多个预定MAT中的每一个MAT，用以将所述MAT关联于所述阵列的N个分路中的一个或多个分路的子集；以及其中对于每个所述内存访问来说，所述分配单元分配所述选定组的一个或多个分路的子集中的一个组，所述选定组经由映像关联于内存访问的MAT以及所述L个相互排斥的群组中包括所述选定组的一个群组。

公开(公告)号：CN109478164A

公开(公告)日：2019-03-15

申请号：CN201780043666.7

申请日：2017-07-13

申请人： 超威半导体公司

发明人： 保罗·詹姆斯·莫耶

IPC分类号： G06F12/0897

CPC分类号： G06F12/0895 ,  G06F12/0804 ,  G06F12/0866 ,  G06F12/0897 ,  G06F2212/1016 ,  G06F2212/1028 ,  Y02D10/13

摘要： 高速缓存[120]将正从较高级别高速缓存[140]传输到较低级别高速缓存的数据[170]连同指示从中传输所述数据的较高级别高速缓存位置的信息[171]一起存储。在接收到对存储在所述较高级别高速缓存中的所述位置处的数据的请求时，高速缓存控制器[130]将所述较高级别高速缓存位置信息存储在所述数据的状态标签中。然后，所述高速缓存控制器将具有指示所述较高级别高速缓存位置的所述状态标签的所述数据传输到较低级别高速缓存。当随后更新所述数据或从所述较低级别高速缓存逐出所述数据时，所述高速缓存控制器读取所述状态标签位置信息并将所述数据传输回到所述较高级别高速缓存中的最初从中传输所述数据的所述位置。

公开(公告)号：CN109416666A

公开(公告)日：2019-03-01

申请号：CN201780040198.8

申请日：2017-05-31

申请人： ARM有限公司

发明人： 阿里·赛迪 ,  克什提·苏丹 ,  安德鲁·约瑟夫·拉欣 ,  安德烈亚斯·翰森 ,  迈克尔·菲利普

IPC分类号： G06F12/0868

CPC分类号： G06F12/0871 ,  G06F12/0868 ,  G06F12/0873 ,  G06F12/0895 ,  G06F2212/305 ,  G06F2212/401 ,  G06F2212/466

摘要： 缓存行数据和元数据被压缩并被存储在第一存储器区域，并可选地被存储在第二存储器区域中，元数据包括地址标签。当压缩的数据全部适合在第一存储器区域中的主块内时，在单个存储器访问中获取数据和元数据两者。否则，溢出数据被存储在第二存储器区域中的溢出块中。例如，第一和第二存储器区域可以位于DRAM的同一行中，或者位于DRAM的不同区域中，并且可以被配置为能够使用标准DRAM组件。压缩和解压缩逻辑电路可以包括在存储器控制器中。

公开(公告)号：CN109032966A

公开(公告)日：2018-12-18

申请号：CN201810835506.2

申请日：2018-07-26

申请人： 郑州云海信息技术有限公司

发明人： 王江为 ,  任智新

IPC分类号： G06F12/0868 ,  G06F12/0895 ,  G06F11/30

CPC分类号： G06F12/0868 ,  G06F11/3037 ,  G06F11/3051 ,  G06F11/3065 ,  G06F12/0895

摘要： 本申请公开了一种由处理器主板、DDRSDRAM以及QDR SRAM组成的高速缓存装置，将QDR SRAM颗粒基于常规DDR SDRAM采用的DIMM接口封装方式得到的QDR SRAM能够直接通过处理器已经存在的DIMM接口与处理器主板建立连接，这是由于QDR SRAM与DDR SDRAM在对随机地址存取效率上的差别与接口类型并无直接关系，不会影响QDR SRAM拥有的高存取效率特性，且由于无需更换处理器主板上的接口类型，能够以较低的改造程度带来更高的存取效率，满足银行等特殊应用场景的需求。本申请还同时公开了一种设置有该高速缓存装置的数据高速读写终端，具有上述有益效果。

公开(公告)号：CN108874701A

公开(公告)日：2018-11-23

申请号：CN201810376289.5

申请日：2018-04-25

申请人： 三星电子株式会社

发明人： 张牧天 ,  牛迪民 ,  郑宏忠 ,  南喜铉 ,  赵永进 ,  林璇渶

IPC分类号： G06F13/16

CPC分类号： G06F3/0659 ,  G06F3/0604 ,  G06F3/0656 ,  G06F3/0685 ,  G06F12/0292 ,  G06F12/0868 ,  G06F12/0895 ,  G06F13/16 ,  G06F2212/1024 ,  G06F2212/1048 ,  G06F2212/214 ,  G06F2212/313 ,  G06F13/1694 ,  G06F13/1673

摘要： 提供用于混合存储器中的写入和刷新支持的系统和方法。一种存储器模块包括：存储器控制器，包括：主机层；介质层，被连接到非易失性存储器；逻辑核，被连接到主机层、介质层和易失性存储器，其中，逻辑核存储包括多个行的第一写入组表，并且逻辑核被配置为：接收包括高速缓存行地址和写入组标识符的持久写入命令；接收与所述持久写入命令相关联的数据；将所述数据写入到易失性存储器的所述高速缓存行地址；将所述高速缓存行地址存储在第二写入组表的多个缓冲器中的被选择的缓冲器中，其中，所述被选择的缓冲器与所述写入组标识符相应；更新第一写入组表的行以标识所述被选择的缓冲器的包括有效条目的位置，其中，所述行与所述写入组标识符相应。

公开(公告)号：CN108572927A

公开(公告)日：2018-09-25

申请号：CN201711155294.5

申请日：2017-11-20

申请人： 爱思开海力士有限公司

发明人： 郑范

IPC分类号： G06F12/0868 ,  G06F12/0877 ,  G06F12/0897

CPC分类号： G06F12/0802 ,  G06F12/0895 ,  G06F2212/1024 ,  G06F2212/608 ,  G06F12/0868 ,  G06F12/0877 ,  G06F12/0897

摘要： 本发明涉及一种存储器系统，其包括：存储器装置；以及控制器，其包括联接在主机和存储器装置之间并包括多个存储区域的缓存器，用于基于分层地表示多个存储区域的位图信息来确定多个存储区域中对应于主机请求的地址信息的存储区域是否存在于缓存器中。

公开(公告)号：CN108463809A

公开(公告)日：2018-08-28

申请号：CN201680078744.2

申请日：2016-12-19

申请人： 高通股份有限公司

发明人： H·M·勒 ,  T·Q·张 ,  N·瓦伊德亚纳坦 ,  M·C·A·A·黑德斯 ,  C·B·韦里利

IPC分类号： G06F12/0895

CPC分类号： G06F12/0895 ,  G06F12/121 ,  G06F2212/1016 ,  G06F2212/1024 ,  G06F2212/1048 ,  G06F2212/305 ,  G06F2212/502

摘要： 本发明涉及使用标签目录高速缓冲存储器提供可扩展动态随机存取存储器DRAM高速缓冲存储器管理。在一个方面中，提供DRAM高速缓冲存储器管理电路以管理对高带宽存储器中DRAM高速缓冲存储器的存取。所述DRAM高速缓冲存储器管理电路包括标签目录高速缓冲存储器和标签目录高速缓冲存储器目录。所述标签目录高速缓冲存储器存储所述DRAM高速缓冲存储器中频繁存取的高速缓存线的标签，而所述标签目录高速缓冲存储器目录存储所述标签目录高速缓冲存储器的标签。所述DRAM高速缓冲存储器管理电路使用所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录确定与存储器地址相关联的数据是否缓存在所述高带宽存储器的所述DRAM高速缓冲存储器中。基于所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录，所述DRAM高速缓冲存储器管理电路可确定是否可使用所述DRAM高速缓冲存储器和/或系统存储器DRAM执行存储器操作。