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公开(公告)号：CN115017852B
公开(公告)日：2025-02-18
申请号：CN202210723994.4
申请日：2022-06-24
Applicant: 无锡中微亿芯有限公司
IPC: G06F30/347 , G06F30/392 , G06F111/04
Abstract: 本申请公开了一种异构型FPGA的布局方法，涉及FPGA技术领域，该方法将用户输入网表转换为等效网表，等效网表中任意两个作用有牵引关系的功能模块的模块尺寸差异均不超过差异阈值，然后在等效网表的等效模块的位置约束信息的约束下，按照等效网表利用模块尺寸相近的功能模块进行求解布局，并还原得到原始可布模块的合法布局位置从而完成布局。本申请将异构型FPGA的不同模块尺寸的功能模块混合布局的问题转换为同等规格模块尺寸的功能模块的布局问题，从而提高功能模块之间牵引加力的准确性，继而提高布局质量。
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公开(公告)号：CN116705112B
公开(公告)日：2024-12-20
申请号：CN202310807799.4
申请日：2023-07-03
Applicant: 无锡中微亿芯有限公司
Abstract: 本申请公开了一种FPGA中的可编程逻辑单元，涉及FPGA领域，该可编程逻辑单元以二选一选择器作为基本设计单元，采用COOL的方式利用开关将不同的二选一选择器实现可编程的组合，从而使用任意组合逻辑与寄存器比来实现任意逻辑电路，可以编程配置形成时序电路中的各种核心单元以及常见的各种逻辑功能，功能丰富、性能优异，有利于改善FPGA的功能和性能，且这种本质特性使其在精细粒度上接近基本的ASIC单元，从而允许类似ASIC的基于单元的映射器应用它们所有的优化潜力。
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公开(公告)号：CN113919272B
公开(公告)日：2024-12-17
申请号：CN202111244935.0
申请日：2021-10-26
Applicant: 无锡中微亿芯有限公司
IPC: G06F30/347 , G06F30/343 , G06F30/327
Abstract: 本申请公开了一种利用空置逻辑资源来提升布线效率的FPGA布线方法，涉及FPGA领域，该方法在常规布线迭代过程中增加了干预步骤，对于判断不易解决资源冲突问题的待处理区域，由该区域的空置逻辑资源形成新增信号通路添加到布线图上，也即将输入端与输出端原本在布线图上不连通的空置逻辑资源转换成具有连通路径的布线资源，如此在继续迭代不现实，可使得候选区域内的线网具有更多可选的路径，使得资源冲突更易解决，提升布线效率，加快完成布线。
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公开(公告)号：CN116976258B
公开(公告)日：2024-11-26
申请号：CN202311011590.3
申请日：2023-08-10
Applicant: 无锡中微亿芯有限公司
IPC: G06F30/343 , G06F30/347 , G06F30/327
Abstract: 本申请公开了一种考虑建立时间和保持时间的布局方法，涉及FPGA技术领域，该布局方法在现有解析式布局算法的基础上进行优化，通过预先分析用户输入网表来确定可能存在建立时间风险和保持时间风险的目标优化路径，据此对抽象得到的网表模型中的边进行权重调整，使得基于网表模型构建的力导向布局算法模型在进行求解过程中，能够在不同边的不同权重的影响下倾向性地得到能够一并解决建立时间问题和保持时间问题的布局结果，无需再后续进行迭代优化调整，有利于提高布局效率，减小FPGA芯片的设计耗时。
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公开(公告)号：CN116775556B
公开(公告)日：2024-11-26
申请号：CN202310776682.4
申请日：2023-06-27
Applicant: 无锡中微亿芯有限公司
IPC: G06F15/78
Abstract: 本申请公开了一种高数据传输效率的存算架构FPGA，涉及FPGA技术领域，该存算架构FPGA中位于同一个子区域内的资源模块通过FPGA内部的互连资源相连以实现一个存算单元，每个存算单元中的处理器按照所连接的本地存储单元中存储的指令和数据进行运算，每个存算单元通过特定的数据传输接口来与其他存算单元之间传输数据，使得多个存算单元可以并行同步完成一项存算运算，FPGA整体数据传输效率高、数据处理效率高、运算速度快。
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Patent Agency Ranking
公开(公告)号：CN116775554B
公开(公告)日：2024-11-19
申请号：CN202310771719.4
申请日：2023-06-27
Applicant: 无锡中微亿芯有限公司
Abstract: 本申请公开了一种支持指令广播的存算架构FPGA，涉及FPGA技术领域，该FPGA中位于同一个子区域内的资源模块实现一个存算单元，针对各个存算单元执行相同的运算操作的应用场景，每个存算单元包含处理器和本地数据存储但无需单独设置指令存储，FPGA内单独形成一个由多个存算单元共用的指令存储，指令存储中的存算指令以广播形式传送给各个存算单元的处理器，使得各个存算单元的处理器可以执行存算指令并按照各自的数据进行运算，多个存算单元可以并行同步完成一项存算指令相同的存算运算，且由于各个存算单元复用同一个指令存储，使得可以形成更多数量的存算单元，实现更多核的并行运算，以实现较高的数据处理效率和运算速度。
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公开(公告)号：CN117829056B
公开(公告)日：2024-11-12
申请号：CN202311868744.0
申请日：2023-12-29
Applicant: 无锡中微亿芯有限公司
IPC: G06F30/347
Abstract: 本申请公开了一种快速形成测试路径的FPGA测试方法，涉及FPGA技术领域，该方法事先规划若干种预设跨度框，每种预设跨度框在对应的配置码流的配置下利用对应的资源模块组中的资源在内部形成预设路径，然后根据将起点资源模块至终点资源模块经过的资源模块的排布形式筛选所需使用的目标预设跨度框，然后直接按照目标预设跨度框对应的配置码流对相应的资源模块配置就能直接形成预设跨度框内的预设路径，当需要形成特定跨度的路径时，将所需跨度分解为多个预定路径来组合形成，再结合小跨度范围内的布线操作即可形成路径起点至路径终点的测试路径，简化了形成测试路径的方法，自动化程度高，尤其适用于需要形成大跨度测试路径的应用场景。
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公开(公告)号：CN116755923B
公开(公告)日：2024-11-08
申请号：CN202310774573.9
申请日：2023-06-27
Applicant: 无锡中微亿芯有限公司
Abstract: 本申请公开了一种抗单粒子翻转的存算架构FPGA，涉及FPGA技术领域，该存算架构FPGA中位于同一个子区域内的资源模块通过FPGA内部的互连资源相连以实现一个存算单元，且存算单元中的寄存器替换为使用奇偶寄存器，利用资源模块实现校验电路，在存算运算过程中利用校验电路对奇偶寄存器进行校验，在校验确定寄存器数据错误时，及时触发存算单元重新执行该项存算运算，避免因为单粒子翻转失效带来的瞬态错误而导致的运算错误，从而可以在通过多存算单元实现并行的多核存算运算时保证运行的准确性，具有突出的数据处理效率、运算速度和运行可靠性。
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公开(公告)号：CN114330187B
公开(公告)日：2024-10-29
申请号：CN202111581085.3
申请日：2021-12-22
Applicant: 无锡中微亿芯有限公司
IPC: G06F30/337
Abstract: 本申请公开了一种基于数据流向和频率形成平面规划的FPGA布局方法，涉及FPGA技术领域，该方法通过分析关键数据流的数据流向和时序要求，得到与关键数据流的传输带宽相关的约束区域条件，继而确定关键数据流的约束区域，然后将关键数据流包含的所有实例模块摆放在约束区域内来减少时延从而满足时序要求，实现在正式布局前的局部平面规划，减小布局难度，优化布局结果。
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公开(公告)号：CN118740115A
公开(公告)日：2024-10-01
申请号：CN202411207092.0
申请日：2024-08-30
Applicant: 无锡中微亿芯有限公司
Abstract: 本发明涉及一种高可靠性的宽调谐压控振荡器。其包括：压控振荡主环路，接收压控电压VCTRL，并在压控电压VCTRL下生成压控时钟信号；压控振荡辅环路，与压控振荡主环路适配电连接，并对压控电压VCTRL进行采样，以基于所采样的压控电压VCTRL生成辅环路反馈信号，且将所生成的辅环路反馈信号加载到压控振荡主环路，其中，当压控电压VCTRL超出所述压控振荡器的安全电压时，基于辅环路反馈信号增大所连接压控振荡主环路的压控增益，以使得压控振荡主环路生成压控增强时钟信号，所述压控增强时钟信号的频率高于压控基准时钟信号的频率。本发明可实现宽调谐范围，并提高压控振荡器工作的安全性与可靠性。
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