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公开(公告)号：CN114078511B
公开(公告)日：2025-04-29
申请号：CN202110936019.7
申请日：2021-08-16
Applicant: 华邦电子股份有限公司
Inventor： 须藤直昭
IPC: G11C11/4063 , G11C17/16
Abstract: 本发明实施例提供可以得知开机动作时设定信息的读取是否正确完成的半导体存储装置及其动作方法。本发明提供的半导体存储装置及其动作方法，在检测到电源电压达到开机检测电平时，进行熔丝存储器的读取，判定熔丝存储器的读取是否正确完成，判定未正确完成时，在最大读取次数的范围内重新进行熔丝存储器的读取，并将从熔丝存储器读取出来的设定信息写入至CF暂存器。更进一步地，将识别对熔丝存储器的读取是否正确完成的识别数据储存于暂存器。
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公开(公告)号：CN114333942B
公开(公告)日：2025-04-22
申请号：CN202011085349.1
申请日：2020-10-12
Applicant: 华邦电子股份有限公司
IPC: G11C11/419
Abstract: 本发明提供一种虚拟静态随机存取存储器装置，包括多个存储器、仲裁器以及控制器。存储器分别产生多个自刷新需求信号。每一自刷新需求信号指示对应的每一存储器执行自刷新动作的时间区间。仲裁器接收自刷新需求信号，在存储器被致能时，依据自刷新需求信号以产生延迟同步旗标。控制器依据延迟同步旗标以决定在存取操作下，存取存储器的存取延迟时间。
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公开(公告)号：CN115497879B
公开(公告)日：2025-04-18
申请号：CN202110677055.6
申请日：2021-06-18
Applicant: 华邦电子股份有限公司
IPC: H10B12/00
Abstract: 本发明公开了一种半导体结构的制造方法，制造方法包括形成一材料迭层于衬底上并覆盖其阵列区及周边区；形成第一图案化遮罩层于材料迭层上；将第一图案化遮罩层的图案转移至材料迭层，而在阵列区及周边区中形成第一阵列图案及第一周边图案；提供第二图案化遮罩层于第一阵列图案及第一周边图案的上方，且第二和第一图案化遮罩层的图案错开；将第二图案化遮罩层的图案向下转移，而于阵列区与周边区中形成第一、第二牺牲图案；同时将第一阵列图案、第一牺牲图案、第一周边图案及第二牺牲图案进行图案转移，以分别在阵列区和周边区中形成第二阵列图案与第二周边图案。本发明所提出的半导体结构的制造方法可简化工艺步骤并降低成本。
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公开(公告)号：CN113889171B
公开(公告)日：2025-04-18
申请号：CN202010630326.8
申请日：2020-07-03
Applicant: 华邦电子股份有限公司
Inventor： 道冈义久
Abstract: 本发明提供一种代码移位计算电路以及代码位移值的计算方法。代码移位计算电路的第一运算电路依据温度差值以及驱动强度代码对温度的第一变化率来产生第一输出值，其中温度差值为获取先前ZQ命令时的先前温度与获取当前ZQ命令时的当前温度之间的差值。代码移位计算电路的第二运算电路依据电压差值以及驱动强度代码对电压的第二变化率来产生第二输出值，其中电压差值为获取先前ZQ命令时的先前工作电压与获取当前ZQ命令时的当前工作电压之间的差值。代码移位计算电路的第三运算电路对第一输出值以及第二输出值进行加总以产生位移值，借此调整通过ZQ校准的驱动强度代码。
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公开(公告)号：CN114864584B
公开(公告)日：2025-03-14
申请号：CN202110269417.8
申请日：2021-03-12
Applicant: 华邦电子股份有限公司
Inventor： 李俊霖
IPC: H10B20/25
Abstract: 本发明提供一种存储器装置及其制造方法。所述存储器装置包括基板及电子熔丝结构。基板包括阵列区及电子熔丝区，且基板的电子熔丝区中具有电子熔丝沟槽。电子熔丝结构包括第一栅极氧化物层、多个掺杂区、虚设埋入式字线及电子熔丝栅极。第一栅极氧化物层形成于电子熔丝沟槽的表面上。这些掺杂区分别形成于电子熔丝沟槽之外的相对两侧的基板中，并与第一栅极氧化物层接触。虚设埋入式字线形成于第一栅极氧化物层上。电子熔丝栅极形成于虚设埋入式字线上且与第一栅极氧化物层接触。虚设埋入式字线与电子熔丝栅极电性隔绝。
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Patent Agency Ranking
公开(公告)号：CN115083471B
公开(公告)日：2025-03-11
申请号：CN202110258672.2
申请日：2021-03-10
Applicant: 华邦电子股份有限公司
Inventor： 佐藤贵彦
IPC: G11C11/4094 , G11C11/408 , G11C11/4076
Abstract: 提供一种半导体存储装置，与活化字线的位置无关，该半导体存储装置可以抑制干扰的发生。一种半导体存储装置，包括多个字线、位线、多个存储器单元，连接到多个字线中的任何一条字线和位线，感测放大器，连接到位线；以及控制部，以控制使位于多个字线中的活化字线越靠近感测放大器，活化感测放大器的时序就越晚。
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公开(公告)号：CN119580788A
公开(公告)日：2025-03-07
申请号：CN202410189819.0
申请日：2024-02-20
Applicant: 华邦电子股份有限公司
Inventor： 伊藤豊
IPC: G11C11/406
Abstract: 本申请实施例提供一种列捶击更新地址计算方法、计算电路以及半导体存储装置，提供能以小电路规模高速进行列捶击更新地址RHA的计算方法、计算电路以及半导体存储装置。RHA计算电路的控制部控制计算部的顺序，当种子地址被更新时，在被更新的种子地址两侧的邻接RHA之中，将由运算量较少的运算得到的地址作为邻接RHA优先计算，或在被更新的种子地址两侧的再邻接RHA之中，将由运算量较少的运算得到的地址作为再邻接RHA优先计算。在计算部实施寻找字线的实体配置以及其被分配的列地址被训练为最后特定的逻辑的可能性，基于此寻找计算量最少的邻接RHA以及再邻接RHA的运算逻辑，且最佳化计算的顺序控制的运算电路。
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公开(公告)号：CN114388005B
公开(公告)日：2025-03-07
申请号：CN202111212239.1
申请日：2021-10-18
Applicant: 华邦电子股份有限公司
Inventor： 森郁
Abstract: 本发明提供一种内存系统及其操作方法，内存系统包括互相连接的多个内存芯片。每个内存芯片包括内存阵列、读写数据选通脚位、查找表存储器、芯片数量识别电路及控制逻辑电路。内存阵列存储数据。读写数据选通脚位与其他内存芯片的读写数据选通脚位互相连接。查找表存储器预先存储关联于芯片连接数量的多个微调偏移值。芯片数量识别电路根据状态信息识别出目前的芯片连接数量，并据以从查找表存储器找出选中的微调偏移值。控制逻辑电路反应于时钟信号而传输数据信号，并且根据选中的微调偏移值来调整时钟信号与数据信号之间的设定与保持时间。
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公开(公告)号：CN119542251A
公开(公告)日：2025-02-28
申请号：CN202311518141.8
申请日：2023-11-15
Applicant: 华邦电子股份有限公司
IPC: H01L21/762 , H10B12/00
Abstract: 本申请提供一种半导体结构的形成方法，其包含以下步骤：提供基板，其中基板被区分为单元区域与周边区域，周边区域与单元区域相邻。在基板之上形成底部介电层。在底部介电层之上形成第一堆叠结构与第二堆叠结构，其中第一堆叠结构位于单元区域，第二堆叠结构位于周边区域。将第一堆叠结构图案化，以形成多个第一导电堆叠。执行第一清洗工艺。在第一导电堆叠、第二堆叠结构与底部介电层之上形成第一修补介电层。将第二堆叠结构图案化，以形成多个第二导电堆叠。执行第二清洗工艺。在第一导电堆叠、第二导电堆叠与底部介电层之上形成第二修补介电层。
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公开(公告)号：CN113903381B
公开(公告)日：2025-02-25
申请号：CN202010572546.X
申请日：2020-06-22
Applicant: 华邦电子股份有限公司
IPC: G11C13/00
Abstract: 本发明提供一种电阻式内存装置以及其可靠度提升方法被提出。可靠度提升方法包括：针对多个存储单元进行形成动作；针对形成后的存储单元进行读取以分别获得多个形成后电流；依据形成后电流中的统计值设定参考电流；针对存储单元进行设定动作；计算每一存储单元的设定后电流与参考电流的比值，并依据比值判断每一存储单元的物理状态；以及，依据每一存储单元的物理状态以决定是否对每一存储单元执行修复动作。
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