公开(公告)号：CN101268616A

公开(公告)日：2008-09-17

申请号：CN200680034304.3

申请日：2006-09-14

Applicant: NXP股份有限公司

Inventor： 维克托·M·G·范艾科特 ,  尼古拉斯·兰伯特 ,  安德烈·米希里特斯科伊 ,  皮埃尔·H·沃尔里

IPC: H03K19/017 ,  H03K19/096

CPC classification number: H03K19/017 ,  H03K19/096

Abstract: 一种逻辑组件(400)，包括单阈值且单导电类型的电路元件，并包括具有至少一组开关的逻辑电路(410)，每一个开关具有主电流路径和控制端子。主电流路径形成具有与电源线耦合的第一和第二导电端子的串联配置。该主电流路径与形成逻辑组件(400)的输出的公共节点耦合。所述开关的控制端子与用于向所述控制端子提供彼此不重叠的时钟信号的时钟电路耦合。该逻辑组件还包括对所述逻辑组件(400)的输出升压的输出升压电路(420)，包括使得能够向所述逻辑组件(400)的输出供给额外的电荷的电容性装置(421)。还包括自举电路(422)，使得能够向所述电容性装置的第一端额外供给电荷，从而在所述电容性装置的第二端处产生提升的电压。

公开(公告)号：CN101180684A

公开(公告)日：2008-05-14

申请号：CN200680018002.7

申请日：2006-05-04

Applicant: NXP股份有限公司

Inventor： 保罗·范德斯勒伊斯 ,  安德烈·米希里特斯科伊 ,  皮埃尔·H·沃尔里 ,  维克托·M·G·范艾科特 ,  尼古拉斯·兰伯特

IPC: G11C17/16 ,  H01L23/525

CPC classification number: G11C17/16 ,  H01L23/5252 ,  H01L27/112 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一次可编程(OTP)存储器单元(10)包括涂敷有第二导电稳定过渡化合物(14)的第一金属层(12)，其间具有绝缘层(16)。根据第一和第二层之间的Gibbs自由能的差别来选择第一和第二层(12、14)，Gibbs自由能规定了作为两种材料的放热化学反应的结果产生的化学能。第一和第二层(12、14)的材料本身是高度热稳定的，但是，当向单元(10)施加电压时，绝缘层(16)的局部击穿产生引起第一和第二层(12、14)之间的放热化学反应的热点(18)。放热反应产生足够的热(20)以在单元两端产生短路，并且因此减小其阻抗。

公开(公告)号：CN101180684B

公开(公告)日：2011-03-30

申请号：CN200680018002.7

申请日：2006-05-04

Applicant: NXP股份有限公司

Inventor： 保罗·范德斯勒伊斯 ,  安德烈·米希里特斯科伊 ,  皮埃尔·H·沃尔里 ,  维克托·M·G·范艾科特 ,  尼古拉斯·兰伯特

IPC: G11C17/16 ,  H01L23/525

CPC classification number: G11C17/16 ,  H01L23/5252 ,  H01L27/112 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一次可编程(OTP)存储器单元(10)包括涂敷有第二导电稳定过渡化合物(14)的第一金属层(12)，其间具有绝缘层(16)。根据第一和第二层之间的Gibbs自由能的差别来选择第一和第二层(12、14)，Gibbs自由能规定了作为两种材料的放热化学反应的结果产生的化学能。第一和第二层(12、14)的材料本身是高度热稳定的，但是，当向单元(10)施加电压时，绝缘层(16)的局部击穿产生引起第一和第二层(12、14)之间的放热化学反应的热点(18)。放热反应产生足够的热(20)以在单元两端产生短路，并且因此减小其阻抗。

公开(公告)号：CN101268616B

公开(公告)日：2010-10-27

申请号：CN200680034304.3

申请日：2006-09-14

Applicant: NXP股份有限公司

Inventor： 维克托·M·G·范艾科特 ,  尼古拉斯·兰伯特 ,  安德烈·米希里特斯科伊 ,  皮埃尔·H·沃尔里

IPC: H03K19/017 ,  H03K19/096

CPC classification number: H03K19/017 ,  H03K19/096

Abstract: 一种逻辑组件(400)，包括单阈值且单导电类型的电路元件，并包括具有至少一组开关的逻辑电路(410)，每一个开关具有主电流路径和控制端子。主电流路径形成具有与电源线耦合的第一和第二导电端子的串联配置。该主电流路径与形成逻辑组件(400)的输出的公共节点耦合。所述开关的控制端子与用于向所述控制端子提供彼此不重叠的时钟信号的时钟电路耦合。该逻辑组件还包括对所述逻辑组件(400)的输出升压的输出升压电路(420)，包括使得能够向所述逻辑组件(400)的输出供给额外的电荷的电容性装置(421)。还包括自举电路(422)，使得能够向所述电容性装置的第一端额外供给电荷，从而在所述电容性装置的第二端处产生提升的电压。