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公开(公告)号：CN104460302A
公开(公告)日：2015-03-25
申请号：CN201410597159.6
申请日：2009-03-03
Applicant: 高通股份有限公司
IPC: G04F10/00
CPC classification number: G04F10/005
Abstract: 本申请涉及高分辨率时间-数字转换器。本发明提供一种时间-数字转换器(TDC)，其可具有比反相器的传播延迟精细的分辨率。在一个实例中，分数延迟元件电路接收TDC输入信号，并从其产生第二信号，其为第一信号的时移复制物。将所述第一信号供应到第一延迟线时戳电路(DLTC)，且将所述第二信号供应到第二DLTC。所述第一DLTC产生第一时戳，其指示到达所述TDC的参考输入信号的沿与所述第一信号的沿之间的时间。所述第二DLTC产生第二时戳，其指示所述参考输入信号的所述沿与所述第二信号的沿之间的时间。所述第一和第二时戳经组合且一起构成高分辨率总TDC时戳，其具有比所述第一或第二时戳精细的分辨率。
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公开(公告)号：CN101911493A
公开(公告)日：2010-12-08
申请号：CN200880123895.0
申请日：2008-12-24
Applicant: 高通股份有限公司
Inventor： 孙博 , 居坎瓦尔·辛格·萨霍塔 , 杨兹翔
CPC classification number: H03L7/0802 , H03L7/087
Abstract: 本发明揭示一种数字PLL(DPLL)，其包括时间-数字转换器(TDC)及控制单元。所述TDC经周期性地启用短持续时间以量化相位信息且在剩余时间中经停用以降低功率消耗。所述TDC接收第一时钟信号及第一参考信号且提供TDC输出，所述TDC输出指示所述第一时钟信号与所述第一参考信号之间的相位差。所述控制单元基于主参考信号产生启用信号且通过所述启用信号而启用及停用所述TDC。在一个设计中，所述控制单元延迟所述主参考信号以获得所述第一参考信号及第二参考信号、基于所述主参考信号及所述第二参考信号而产生所述启用信号，且通过所述启用信号而门控主时钟信号以针对所述TDC获得所述第一时钟信号。
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公开(公告)号：CN104460302B
公开(公告)日：2018-11-13
申请号：CN201410597159.6
申请日：2009-03-03
Applicant: 高通股份有限公司
IPC: G04F10/00
Abstract: 本申请涉及高分辨率时间‑数字转换器。本发明提供一种时间‑数字转换器(TDC)，其可具有比反相器的传播延迟精细的分辨率。在一个实例中，分数延迟元件电路接收TDC输入信号，并从其产生第二信号，其为第一信号的时移复制物。将所述第一信号供应到第一延迟线时戳电路(DLTC)，且将所述第二信号供应到第二DLTC。所述第一DLTC产生第一时戳，其指示到达所述TDC的参考输入信号的沿与所述第一信号的沿之间的时间。所述第二DLTC产生第二时戳，其指示所述参考输入信号的所述沿与所述第二信号的沿之间的时间。所述第一和第二时戳经组合且一起构成高分辨率总TDC时戳，其具有比所述第一或第二时戳精细的分辨率。
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公开(公告)号：CN101960721A
公开(公告)日：2011-01-26
申请号：CN200980107631.0
申请日：2009-03-03
Applicant: 高通股份有限公司
CPC classification number: G04F10/005
Abstract: 本发明提供一种时间-数字转换器(TDC)，其可具有比反相器的传播延迟精细的分辨率。在一个实例中，分数延迟元件电路接收TDC输入信号，并从其产生第二信号，其为第一信号的时移复制物。将所述第一信号供应到第一延迟线时戳电路(DLTC)，且将所述第二信号供应到第二DLTC。所述第一DLTC产生第一时戳，其指示到达所述TDC的参考输入信号的沿与所述第一信号的沿之间的时间。所述第二DLTC产生第二时戳，其指示所述参考输入信号的所述沿与所述第二信号的沿之间的时间。所述第一和第二时戳经组合且一起构成高分辨率总TDC时戳，其具有比所述第一或第二时戳精细的分辨率。
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Patent Agency Ranking
公开(公告)号：CN102089983A
公开(公告)日：2011-06-08
申请号：CN200980107361.3
申请日：2009-03-03
Applicant: 高通股份有限公司
IPC: H03M1/50
CPC classification number: G04F10/005
Abstract: 本发明揭示用于使得时间-数字转换器(TDC)能够以子反相器延迟分辨率进行取样的技术。在一实施例中，到所述TDC中的差分D-Q触发器的输入被耦合到单端信号和所述信号的经延迟和经反相版本，以允许所述信号的时间内插。本发明进一步揭示的是用以平衡所述TDC内的第一延迟线与互补延迟线的负载的技术。
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公开(公告)号：CN102017421A
公开(公告)日：2011-04-13
申请号：CN200980114110.8
申请日：2009-04-22
Applicant: 高通股份有限公司
Inventor： 孙博 , 杨兹翔 , 古尔坎瓦尔·辛格·萨霍塔
IPC: H03L7/085
CPC classification number: H03L7/085 , H03L7/18 , H03L2207/50
Abstract: 本发明揭示一种关于校准用于数字锁相回路(DPLL)的时间-数字转换器(TDC)的通电门控窗口的系统和方法。校准所述门控窗口以确保所述DPLL的适当操作，同时以功率有效方式操作所述TDC。明确地说，所述技术要求将所述TDC门控窗口的宽度设定为默认值；操作所述DPLL直到控制回路大体上锁定为止；将所述TDC门控窗口的所述宽度减少预定量，同时监测由所述DPLL的相位误差装置产生的相位误差信号；确定大体上在相位误差到达或跨越预定阈值时所述TDC门控窗口的当前宽度；且将所述TDC门控窗口的所述当前宽度增加预定量以针对所述TDC门控窗口的操作宽度加入误差容限。
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公开(公告)号：CN101960721B
公开(公告)日：2014-12-03
申请号：CN200980107631.0
申请日：2009-03-03
Applicant: 高通股份有限公司
CPC classification number: G04F10/005
Abstract: 本发明提供一种时间-数字转换器(TDC)，其可具有比反相器的传播延迟精细的分辨率。在一个实例中，分数延迟元件电路接收TDC输入信号，并从其产生第二信号，其为第一信号的时移复制物。将所述第一信号供应到第一延迟线时戳电路(DLTC)，且将所述第二信号供应到第二DLTC。所述第一DLTC产生第一时戳，其指示到达所述TDC的参考输入信号的沿与所述第一信号的沿之间的时间。所述第二DLTC产生第二时戳，其指示所述参考输入信号的所述沿与所述第二信号的沿之间的时间。所述第一和第二时戳经组合且一起构成高分辨率总TDC时戳，其具有比所述第一或第二时戳精细的分辨率。
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公开(公告)号：CN102017421B
公开(公告)日：2013-11-06
申请号：CN200980114110.8
申请日：2009-04-22
Applicant: 高通股份有限公司
Inventor： 孙博 , 杨兹翔 , 古尔坎瓦尔·辛格·萨霍塔
CPC classification number: H03L7/085 , H03L7/18 , H03L2207/50
Abstract: 本发明揭示一种关于校准用于数字锁相回路(DPLL)的时间-数字转换器(TDC)的通电门控窗口的系统和方法。校准所述门控窗口以确保所述DPLL的适当操作，同时以功率有效方式操作所述TDC。明确地说，所述技术要求将所述TDC门控窗口的宽度设定为默认值；操作所述DPLL直到控制回路大体上锁定为止；将所述TDC门控窗口的所述宽度减少预定量，同时监测由所述DPLL的相位误差装置产生的相位误差信号；确定大体上在相位误差到达或跨越预定阈值时所述TDC门控窗口的当前宽度；且将所述TDC门控窗口的所述当前宽度增加预定量以针对所述TDC门控窗口的操作宽度加入误差容限。
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公开(公告)号：CN101911493B
公开(公告)日：2013-06-05
申请号：CN200880123895.0
申请日：2008-12-24
Applicant: 高通股份有限公司
Inventor： 孙博 , 居坎瓦尔·辛格·萨霍塔 , 杨兹翔
CPC classification number: H03L7/0802 , H03L7/087
Abstract: 本发明揭示一种数字PLL(DPLL)，其包括时间-数字转换器(TDC)及控制单元。所述TDC经周期性地启用短持续时间以量化相位信息且在剩余时间中经停用以降低功率消耗。所述TDC接收第一时钟信号及第一参考信号且提供TDC输出，所述TDC输出指示所述第一时钟信号与所述第一参考信号之间的相位差。所述控制单元基于主参考信号产生启用信号且通过所述启用信号而启用及停用所述TDC。在一个设计中，所述控制单元延迟所述主参考信号以获得所述第一参考信号及第二参考信号、基于所述主参考信号及所述第二参考信号而产生所述启用信号，且通过所述启用信号而门控主时钟信号以针对所述TDC获得所述第一时钟信号。
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