公开(公告)号：CN120074487A

公开(公告)日：2025-05-30

申请号：CN202510141919.0

申请日：2025-02-09

Applicant: 重庆邮电大学 ,  电子科技大学重庆微电子产业技术研究院

Inventor： 于奇 ,  王志耀 ,  王妍 ,  李靖 ,  赵帅 ,  宁宁 ,  喻依虎

IPC: H03K17/687 ,  H03M3/00

Abstract: 本发明涉及模拟集成电路技术领域，尤其涉及一种栅压自举开关及其应用，开关包括第一MOS管～第八MOS管，第十MOS管～第十二MOS管、方向器、第一电容、第二电容、第一电阻、第二电阻；与现有技术相比，本发明减小传统栅压自举开关的面积，提高传统栅压自举开关的线性度，降低谐波失真；另外将本发明的栅压自举开关应用于MASH2+2结构的Sigma Delta调制器，可以实现19位的有效位数。

公开(公告)号：CN119966413A

公开(公告)日：2025-05-09

申请号：CN202510056726.5

申请日：2025-01-14

Applicant: 重庆邮电大学 ,  电子科技大学重庆微电子产业技术研究院

Inventor： 宁宁 ,  赵帅 ,  王妍 ,  李靖 ,  王志耀 ,  于奇 ,  喻依虎

IPC: H03M1/38 ,  H03M1/06 ,  H03M1/10 ,  H03M1/12 ,  H03M7/16 ,  H03M7/12

Abstract: 本发明属于模拟集成电路技术领域，具体涉及一种分步多位量化的8位ADC电路；包括：SIG—DAC电容阵列接收差分输入信号VIP和VIN，连接第一个使能信号模块和5个比较器，用于主信号的逐次逼近；REF‑DAC电容阵列接收差分输入信号VREFP和VREFN，连接第二个使能信号模块和5个比较器，用于产生阈值电压；异步时钟模块连接第二个使能信号模块、锁存器阵列和5个比较器；锁存器阵列由17个锁存器电路组成，还连接第一个使能信号模块、5个比较器以及串联的2个译码器模块；本发明增加了ADC的整体性能的同时不增加额外的时钟相位，增加了ADC对比较误差的容忍度，需要的总时钟数量更少，异步时钟模块更简单。