公开(公告)号：CN115425976A

公开(公告)日：2022-12-02

申请号：CN202211140733.6

申请日：2022-09-20

Applicant: 重庆邮电大学 ,  电子科技大学重庆微电子产业技术研究院

Inventor： 陈磊 ,  王世界 ,  彭析竹 ,  唐鹤

IPC: H03M1/10 ,  H03M1/12

Abstract: 本发明涉及一种基于FPGA的ADC采样数据校准方法及系统，包括：获取ADC原始采样数据和ADC标准采样数据对神经网络进行训练得到神经网络的第一参数和第二参数；将第一参数和待校准的ADC采样数据输入FPGA的RAM存储器，根据第二参数在FPGA内搭建一个顶层模块；FPGA根据用户输入的控制信号读取待校准的ADC采样数据，并将待校准的ADC采样数据依次移位到寄存器，调用乘法器IP核将待校准的ADC采样数据与第一参数相乘得到第一ADC校准数据；将第一ADC校准数据输入顶层模块得到最终ADC校准数据，本发明结构简单运算速度快，系统处理效率高，数据吞吐率高，对ADC采样数据的校准效率好，具有可移植性。

公开(公告)号：CN116542295B

公开(公告)日：2025-05-27

申请号：CN202310414320.0

申请日：2023-04-18

Applicant: 重庆邮电大学 ,  电子科技大学重庆微电子产业技术研究院

Inventor： 彭析竹 ,  王世界 ,  陈磊

IPC: G06N3/0464 ,  G06N3/08

Abstract: 本发明涉及一种基于资源复用的卷积神经网络FPGA加速器实现方法，本发明用于解决在FPGA计算资源有限的情况下，不能完成大规模神经网络的加速器设计问题，在兼顾数据处理速度的同时，大量减少了计算资源的占用，首先对二维数据输入数据进行一维存储，并将其存放进FPGA片上存储器，其次，根据卷积层通道数和参数量将卷积层划分为两类，分别进行了组合型并行设计和全并行设计，在保证数据处理速度的同时，减少计算资源的占用；针对组合型并行设计的卷积层，设计了中间数据存储；对激活函数和池化层进行了设计，对全连接层进行了复用设计，减少了额外的时钟产生，在占用少量的资源的情况下，加速了网络的计算速度。

公开(公告)号：CN116542295A

公开(公告)日：2023-08-04

申请号：CN202310414320.0

申请日：2023-04-18

Applicant: 重庆邮电大学 ,  电子科技大学重庆微电子产业技术研究院

Inventor： 彭析竹 ,  王世界 ,  陈磊

IPC: G06N3/0464 ,  G06N3/08

Abstract: 本发明涉及一种基于资源复用的卷积神经网络FPGA加速器实现方法，本发明用于解决在FPGA计算资源有限的情况下，不能完成大规模神经网络的加速器设计问题，在兼顾数据处理速度的同时，大量减少了计算资源的占用，首先对二维数据输入数据进行一维存储，并将其存放进FPGA片上存储器，其次，根据卷积层通道数和参数量将卷积层划分为两类，分别进行了组合型并行设计和全并行设计，在保证数据处理速度的同时，减少计算资源的占用；针对组合型并行设计的卷积层，设计了中间数据存储；对激活函数和池化层进行了设计，对全连接层进行了复用设计，减少了额外的时钟产生，在占用少量的资源的情况下，加速了网络的计算速度。