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公开(公告)号：CN1682194A
公开(公告)日：2005-10-12
申请号：CN03821546.2
申请日：2003-08-06
Applicant: 西门子公司
IPC: G06F11/16
CPC classification number: G06F11/1683
Abstract: 对于冗余系统设置多个相同构造的处理器板，它们以锁步(lockstep)模式运行。为实现一个锁步系统的基本前提是所有在板中包含的部件亦即CPU、芯片组、主存储器等的确定性响应。在此确定性响应意味着，在无错误的情况下当给这些部件在相同时刻受到相同激励时这些部件在相同时刻提供相同结果。确定性响应此外还以应用脉冲同步接口为前提。异步接口在许多情况下在系统中引起时间上的某种不精确性，由此不能正确保持系统的脉冲同步的整体响应。然而为了能够执行锁步操作，本发明提供一种外部事件同步的方法，所述外部事件引向一个组件(CPU)，并对其施加影响，因此外部事件要通过缓冲器单元缓存，其中在缓冲器单元中存储的外部事件在该组件的一种独特的运行模式中由该组件的一个执行单元(EU)调用，和其中该组件相应于满足一个可预先给定的或者预先给定的反映所执行的指令数的条件而进入这种运行模式。
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公开(公告)号：CN1993681A
公开(公告)日：2007-07-04
申请号：CN200480043678.2
申请日：2004-07-27
Applicant: 西门子公司
IPC: G06F11/20
CPC classification number: G06F11/2043 , G06F11/1658 , G06F11/1666
Abstract: 本发明首先涉及一种用于在电信或者数据处理系统内部对保持冗余的存储单元中的一致的存储内容进行保护的方法，所述电信或者数据处理系统具有至少一个主动控制单元(aSt)和至少一个冗余的被动控制单元(rSt)，所述至少一个主动控制单元和至少一个冗余的被动控制单元分别用至少一个存储单元构成。这里执行以下的步骤：(a)如果对所述主动控制单元(aSt)的存储单元中的存储区(VSP)写访问，所述存储区的存储内容在存储器写访问的情况下应当被复制到至少一个冗余的被动控制单元(rSt)的存储单元中，则调用反射例行程序(TR)；(b)在执行所述反射例行程序(TR)期间把要写的存储内容存放在所述至少一个冗余的被动控制单元的存储单元(rPS)中的存储区中；(c)在所述反射例行程序中重新在另一虚拟存储区上进行已经导致调用反射例行程序的对所述主动控制单元的写访问，所述虚拟存储区被映射到与其写已经导致调用所述反射例行程序的存储区相同的物理地址上。
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Patent Agency Ranking
公开(公告)号：CN1373873A
公开(公告)日：2002-10-09
申请号：CN00812577.5
申请日：2000-09-06
Applicant: 西门子公司
IPC: G06F13/368
CPC classification number: G06F13/368
Abstract: 在连接在共同数据总线的模块(1－4)之间的数据交换方法中将所有的模块(1－4)同步化。希望运行数据总线的模块(1－4)输出一个数据总线请求信息,这个被模块(1－4)接收和存储。每个模块(1－4)借助于被存储的数据总线请求信息(1a,2a,10A,10B)不依赖于另外的进行决策,是否它用一定的节拍将一个信号交付给数据总线,其中决策是按照预先规定的和对于所有模块(1－4)同样的决策样板进行的。
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公开(公告)号：CN1682195A
公开(公告)日：2005-10-12
申请号：CN03821646.9
申请日：2003-08-01
Applicant: 西门子公司
IPC: G06F11/16
CPC classification number: G06F11/1687
Abstract: 为冗余系统设立多倍同样构造的、以Lockstep工作方式的处理器板。实现Lockstep系统的基本前提是，所有包含在板子中的组件、也即CPU、芯片组、主存储器等具有决定性的特性。在此，决定性的特性意味着，当这些组件在相同的时间收到相同的激励时，它们在故障状态下将在相同的时间点提供相同的结果。另外，决定性的特性以采用时钟同步的接口为前提。在系统中，异步接口在许多情况下将导致某种时间不准确性，由此不能保持系统的时钟同步的总特性。但为了能执行Lockstep工作，本发明规定了一种不同于已知软件解决方案的、用硬件实现的同步相同或不同的冗余处理单元（PRO0，PRO1）的方法，所述的处理单元处理相同的指令序列并同步或异步地被定时，据此，向所述处理单元（PRO0，PRO1）外部起作用的事务由被分配给所述处理单元（PRO0，PRO1）的模块（EQ0，EQ1）用来同步所述的处理单元（PRO0，PRO1），其方式是，所述的处理单元分别通过所述分配的模块被延迟，直到所有处理单元的指令执行已获得当前的事务。
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公开(公告)号：CN1224918C
公开(公告)日：2005-10-26
申请号：CN99124368.4
申请日：1999-11-24
Applicant: 西门子公司
CPC classification number: G06F11/2007 , G06F11/1004 , G06F13/4217
Abstract: 本发明涉及一个用于高可扩展多处理器系统的总线，一个使用该种总线的冗余总线系统，以及在该总线系统中传输信息的一种方法。为保证对一个公共存储器单次存取尽可能高的数据通量，总线3由一个地址总线4和一个数据总线5组成，它们在逻辑上彼此独立驱动，并在功能上仅通过一个公共的标识符连接。由此可以动态占用地址总线4和数据总线5，以及等待时间为最小。
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公开(公告)号：CN1262484A
公开(公告)日：2000-08-09
申请号：CN99124368.4
申请日：1999-11-24
Applicant: 西门子公司
CPC classification number: G06F11/2007 , G06F11/1004 , G06F13/4217
Abstract: 本发明涉及一个用于高可扩展多处理器系统的总线,一个使用该种总线的冗余总线系统,以及在该总线系统中传输信息的一种方法。为保证对一个公共存储器单次存取尽可能高的数据通量,总线3由一个地址总线4和一个数据总线5组成,它们在逻辑上彼此独立驱动,并在功能上仅通过一个公共的标识符连接。由此可以动态占用地址总线4和数据总线5,以及等待时间为最小。
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