公开(公告)号：CN118783957B

公开(公告)日：2025-02-18

申请号：CN202411261698.2

申请日：2024-09-10

Applicant: 西安电子科技大学杭州研究院

Inventor： 沈易 ,  曲志超 ,  李昂扬 ,  汤梓涵 ,  刘术彬 ,  丁瑞雪 ,  朱樟明

IPC: H03M1/00 ,  H03M1/46

Abstract: 本发明提供了基于高位码预赋值的低功耗低时延高精度模数转换器，涉及混合信号集成电路技术领域，包括采样网络、差分DAC电容阵列、比较器、预赋值判别模块和SAR逻辑模块，预赋值判别模块用于根据N‑M位预设码值，输出逻辑电平；SAR逻辑模块用于存储预设码值并在逻辑电平为高逻辑电平时，将M位预设高位码值作为当前周期的M位高位码值，将第一目标码值作为除当前周期的M位高位码值外的码值，输出第一N位码值。将上一周期的N‑M位预设码值输出的逻辑电平，作为进行预赋值的依据，SAR逻辑模块在逻辑电平为高逻辑电平时，用上一周期的M位预设高位码值作为当前周期的M位高位码值，缩减转换时钟周期数，实现转换的低时延和高能效。

公开(公告)号：CN118783957A

公开(公告)日：2024-10-15

申请号：CN202411261698.2

申请日：2024-09-10

Applicant: 西安电子科技大学杭州研究院

Inventor： 沈易 ,  曲志超 ,  李昂扬 ,  汤梓涵 ,  刘术彬 ,  丁瑞雪 ,  朱樟明

IPC: H03M1/00 ,  H03M1/46

Abstract: 本发明提供了基于高位码预赋值的低功耗低时延高精度模数转换器，涉及混合信号集成电路技术领域，包括采样网络、差分DAC电容阵列、比较器、预赋值判别模块和SAR逻辑模块，预赋值判别模块用于根据N‑M位预设码值，输出逻辑电平；SAR逻辑模块用于存储预设码值并在逻辑电平为高逻辑电平时，将M位预设高位码值作为当前周期的M位高位码值，将第一目标码值作为除当前周期的M位高位码值外的码值，输出第一N位码值。将上一周期的N‑M位预设码值输出的逻辑电平，作为进行预赋值的依据，SAR逻辑模块在逻辑电平为高逻辑电平时，用上一周期的M位预设高位码值作为当前周期的M位高位码值，缩减转换时钟周期数，实现转换的低时延和高能效。