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公开(公告)号：CN209674369U
公开(公告)日：2019-11-22
申请号：CN201822197636.6
申请日：2018-12-25
Applicant: 西安博瑞集信电子科技有限公司
IPC: G06F17/50
Abstract: 本实用新型属于芯片版图布局技术领域，具体涉及一种带隙基准电路版图结构，所述带隙基准电路版图自上而下包括上部、中部和下部三个部分；其中，所述上部包括第五版图区域，所述下部包括第六版图区域，所述中部包括位于左侧为第一版图区域，为于中间的第二版图区域，以及位于右侧且上下排列设置的第四版图区域和第三版图区域；通过精心设计，分设六个版图区域，将各模块合理排布在各版图区域内，在兼顾关联器件的摆放合理性之后，将深阱工艺器件完美地摆放在了一起，合理规划信号通路，优化版图的布局结构，减小版图的面积，降低芯片生产成本，减小了工艺过程中的可能误差，对版图的质量和性能的保证有了很好的实现。
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