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公开(公告)号：CN119476182B
公开(公告)日：2025-04-01
申请号：CN202510047031.0
申请日：2025-01-13
Applicant: 西南科技大学
IPC: G06F30/392 , G06F30/396 , G06F30/398 , G06F30/27 , G06F18/23213
Abstract: 本发明公开一种基于时钟树驱动的集成电路详细布局方法，包括步骤：S10,先读入全局布局后的布局文件，获取到寄存器的物理和时序信息；S20,进行寄存器布局，先使用电容均衡的二分K均值聚类，对聚类后的每个分区构建虚拟时钟树，根据构建的时钟树进行寄存器最优位置搜索，并将寄存器移动到时钟树综合有利位置；S30,进行非寄存器布局，对搜索过程中重叠的单元重合法化，最后使用基于优先队列的最近邻搜索优化信号线线长。本发明保证信号线线长和时钟树线长的优化平衡，优化时钟树，优化功耗，提高电路稳定性和可靠性。
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公开(公告)号：CN114997098B
公开(公告)日：2025-02-11
申请号：CN202210458986.1
申请日：2022-04-27
Applicant: 西南科技大学
IPC: G06F30/394
Abstract: 本发明公开一种基于快速迷宫路由的电路全局布线方法，包括步骤：布线网络构建：先是布线网络根据布线区域拥塞估计的结果构造出拥塞驱动、通孔感知的斯坦纳拓扑结构树并执行段移动技术，在树拓扑结构被分解成二针网络后，应用L型和Z型模式布线来生成初始解；采用网络级别的双向迷宫布线搜索同时布线多个网络，当溢出在本次迭代后超过上一次迭代结果的百分之八十时，就减少布线并行数量的一半，当布线数量少于四后，就进行动态双向迷宫布线调度，直到布线结果无法收敛后进行层分配操作，生成全局布线解。本发明能够提高整体布线效率，从而实现整个物理设计周期；提升易布线电路上的并发上限，增加难布线电路上的并行度。
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公开(公告)号：CN119476182A
公开(公告)日：2025-02-18
申请号：CN202510047031.0
申请日：2025-01-13
Applicant: 西南科技大学
IPC: G06F30/392 , G06F30/396 , G06F30/398 , G06F30/27 , G06F18/23213
Abstract: 本发明公开一种基于时钟树驱动的集成电路详细布局方法，包括步骤：S10,先读入全局布局后的布局文件，获取到寄存器的物理和时序信息；S20,进行寄存器布局，先使用电容均衡的二分K均值聚类，对聚类后的每个分区构建虚拟时钟树，根据构建的时钟树进行寄存器最优位置搜索，并将寄存器移动到时钟树综合有利位置；S30,进行非寄存器布局，对搜索过程中重叠的单元重合法化，最后使用基于优先队列的最近邻搜索优化信号线线长。本发明保证信号线线长和时钟树线长的优化平衡，优化时钟树，优化功耗，提高电路稳定性和可靠性。
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Patent Agency Ranking
公开(公告)号：CN119476189B
公开(公告)日：2025-04-01
申请号：CN202510026828.2
申请日：2025-01-08
Applicant: 西南科技大学
IPC: G06F30/394
Abstract: 本发明公开一种基于多级队列的集成电路全局布线方法，包括：S10,线边容量减小阶段：使用矩形均匀导线密度，估计布线拥塞，基于引脚的数量来减少线边容量；S20,多级队列布线阶段，对于当前布线模式无法布线的网络，直接将其添加到下一级队列中等待布线；当没有溢出或最后一级队列完成布线时，多级队列布线结束；S30,基于拥堵区域的重布线，采用迷宫布线策略；S40,基于重布线结果，输出全局布线结果。本发明通过对引脚拥塞区域进行容量减小，使用多级队列布线获得初始布线结果，再使用基于溢出距离的迷宫布线去减少溢出。
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公开(公告)号：CN119476189A
公开(公告)日：2025-02-18
申请号：CN202510026828.2
申请日：2025-01-08
Applicant: 西南科技大学
IPC: G06F30/394
Abstract: 本发明公开一种基于多级队列的集成电路全局布线方法，包括：S10,线边容量减小阶段：使用矩形均匀导线密度，估计布线拥塞，基于引脚的数量来减少线边容量；S20,多级队列布线阶段，对于当前布线模式无法布线的网络，直接将其添加到下一级队列中等待布线；当没有溢出或最后一级队列完成布线时，多级队列布线结束；S30,基于拥堵区域的重布线，采用迷宫布线策略；S40,基于重布线结果，输出全局布线结果。本发明通过对引脚拥塞区域进行容量减小，使用多级队列布线获得初始布线结果，再使用基于溢出距离的迷宫布线去减少溢出。
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公开(公告)号：CN116976273A
公开(公告)日：2023-10-31
申请号：CN202311018947.0
申请日：2023-08-14
Applicant: 西南科技大学
IPC: G06F30/396 , G06F30/392
Abstract: 本发明公开的基于时钟树综合感知的全局布局方法，包括如下步骤，先是初始化布局结果的输入，进入全局布局阶段，构建一颗虚拟时钟树，使用新构建的虚拟时钟树加入到全局布局的过程中进行求解，实用新函数求解，然后用Nesterov’s梯度优化算法进行优化，继续更新参数判断是否收敛，最后判断整体收敛，进入到合法化和详细布局阶段。本发明属于计算机辅助设计技术领域，本发明提供了基于时钟树综合感知的全局布局方法，把时钟树综合加入到全局布局阶段，并针对全局布局中的时钟树的生成进行调整，生成虚拟的时钟树，大大减少之后时钟树综合的时间，提高后期时钟树综合阶段的效率，同时，加入新函数，保证时钟树的解，从而减小时钟网络线长，降低整体功耗。
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公开(公告)号：CN114997098A
公开(公告)日：2022-09-02
申请号：CN202210458986.1
申请日：2022-04-27
Applicant: 西南科技大学
IPC: G06F30/394
Abstract: 本发明公开一种基于快速迷宫路由的电路全局布线方法，包括步骤：布线网络构建：先是布线网络根据布线区域拥塞估计的结果构造出拥塞驱动、通孔感知的斯坦纳拓扑结构树并执行段移动技术，在树拓扑结构被分解成二针网络后，应用L型和Z型模式布线来生成初始解；采用网络级别的双向迷宫布线搜索同时布线多个网络，当溢出在本次迭代后超过上一次迭代结果的百分之八十时，就减少布线并行数量的一半，当布线数量少于四后，就进行动态双向迷宫布线调度，直到布线结果无法收敛后进行层分配操作，生成全局布线解。本发明能够提高整体布线效率，从而实现整个物理设计周期；提升易布线电路上的并发上限，增加难布线电路上的并行度。
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公开(公告)号：CN112364599A
公开(公告)日：2021-02-12
申请号：CN202011354840.X
申请日：2020-11-27
Applicant: 西南科技大学
IPC: G06F30/392 , G06F115/10
Abstract: 本发明公开一种固定边框电路布图规划方法，在粗略布图阶段，使用基于静电场模拟的解析方法去分散模块，同时优化互连线长；为了保持在第一阶段的好的粗略布图结果，合法化阶段首先产生粗略布图的结果的划分树，然后最终合并划分树产生最终的合理的布图结果。本发明能够快速确定电路系统中的每个模块在固定边框的位置，同时确定电路系统中软模块的宽和高，能够得到一个质量更优的布图结果，并且推进了芯片设计和制作时间以及提高芯片性能；另外，能够适用于大规模混合模块电路布图规划。
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