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公开(公告)号：CN108633324A
公开(公告)日：2018-10-09
申请号：CN201880000471.9
申请日：2018-01-24
申请人： 联发科技股份有限公司
CPC分类号： H03M13/2792 , H03M13/1105 , H04L1/0041 , H04L1/0058 , H04L1/0071
摘要： 本发明描述了与具有低密度奇偶校验(LDPC)码的交织器的结构有关的概念和方案。设备的处理器编码数据，以提供编码数据。设备的收发器向无线网络的至少一个网络节点发送编码数据。在对数据编码以提供编码数据时，处理器编码数据，以使得编码数据中的各码块包括相应的比特级交织器。
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公开(公告)号：CN109328443A
公开(公告)日：2019-02-12
申请号：CN201880001782.7
申请日：2018-06-01
申请人： 联发科技股份有限公司
IPC分类号： H04L1/00
摘要： 设备的处理器从准循环低密度奇偶校验码中嵌入的多个码本中选择码本。处理器将所选的码本储存在与所述处理器相关联的存储器中。处理器也使用所选的码本编码数据，来产生所述数据的多个调制符号。处理器还控制所述设备的传送器通过所述设备的一个或多个天线来复用、转换、滤波、放大和发射所述调制符号为电磁波。在从所述准循环低密度奇偶校验码中嵌入的多个码本中选择码本时，处理器根据一个或多个规则选择所述码本，以便选择需要较短编码处理延迟的小码本用于所述编码，除非对应于更长编码处理延迟的更大码本对于所述编码来说是必要的。
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公开(公告)号：CN116366072A
公开(公告)日：2023-06-30
申请号：CN202310334345.X
申请日：2018-01-24
申请人： 联发科技股份有限公司
摘要： 本发明描述了与具有低密度奇偶校验(LDPC)码的交织器的结构有关的概念和方案。设备的处理器编码数据，以提供编码数据。设备的收发器向无线网络的至少一个网络节点发送编码数据。在对数据编码以提供编码数据时，处理器编码数据，以使得编码数据中的各码块包括相应的比特级交织器。
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公开(公告)号：CN109328443B
公开(公告)日：2021-06-18
申请号：CN201880001782.7
申请日：2018-06-01
申请人： 联发科技股份有限公司
IPC分类号： H04L1/00
摘要： 设备的处理器从准循环低密度奇偶校验码中嵌入的多个码本中选择码本。处理器将所选的码本储存在与所述处理器相关联的存储器中。处理器也使用所选的码本编码数据，来产生所述数据的多个调制符号。处理器还控制所述设备的传送器通过所述设备的一个或多个天线来复用、转换、滤波、放大和发射所述调制符号为电磁波。在从所述准循环低密度奇偶校验码中嵌入的多个码本中选择码本时，处理器根据一个或多个规则选择所述码本，以便选择需要较短编码处理延迟的小码本用于所述编码，除非对应于更长编码处理延迟的更大码本对于所述编码来说是必要的。通过利用本发明，可以更好地进行使用QC‑LDPC码码本的无线通信。
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公开(公告)号：CN108886432A
公开(公告)日：2018-11-23
申请号：CN201880000697.9
申请日：2018-02-05
申请人： 联发科技股份有限公司
CPC分类号： H04L1/0041 , H03M13/005 , H03M13/1148 , H03M13/116 , H03M13/6306 , H03M13/6362 , H04L1/0009 , H04L1/18
摘要： 本发明各个方面提供了一种包括发送电路和处理电路的装置。所述发送电路被配置成发送无线信号。所述处理电路被配置成，利用被配置用于增量冗余的代码对信息比特组进行编码，以生成包括所述信息比特和奇偶校验比特的码字，在循环缓冲区中缓冲所述码字，基于从根据与所述信息比特组相关联的先前发送的场景评估的多个冗余版本中选择的冗余版本，确定所述循环缓冲区中的开始位置，以及经由所述发送电路从所述开始位置发送所述码字的选定部分。
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公开(公告)号：CN109314527B
公开(公告)日：2021-10-26
申请号：CN201880002374.3
申请日：2018-05-04
申请人： 联发科技股份有限公司
IPC分类号： H03M13/11
摘要： 一种准循环低密度奇偶校验编码方法、装置及计算机可读介质，该装置确定包含在低密度奇偶校验(LDPC)编码的码字中的信息比特的码块大小(CBS)。所述装置将CBS与至少一个阈值进行比较，基于该比较的结果确定Kb数，并且基于码率和该Kb数确定Kp数。所述装置生成奇偶校验矩阵。该奇偶校验矩阵的信息部分是由M个第二方阵形成的第一矩阵。M等于Kp乘以Kb。所述Kb个第二方阵中的总列数等于CBS的总比特数。所述M个第二方阵中的一个或多个矩阵是循环置换矩阵。所述装置基于所述奇偶校验矩阵来操作LDPC编码器或LDPC解码器。
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公开(公告)号：CN110192346A
公开(公告)日：2019-08-30
申请号：CN201880006223.5
申请日：2018-01-09
申请人： 联发科技股份有限公司
IPC分类号： H03M13/00
摘要： 本发明提出了用于NR QC-LDPC码的偏移系数和提升因子设计的构思和方案。设备的处理器可生成QC-LDPC码并使用所选择的码本对数据进行编码。在生成QC-LDPC码时，处理器可定义多组提升因子，为多组提升因子中的每个提升因子生成各偏移量表，并使用基础矩阵和偏移系数表来生成QC-LDPC码。
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公开(公告)号：CN109314527A
公开(公告)日：2019-02-05
申请号：CN201880002374.3
申请日：2018-05-04
申请人： 联发科技股份有限公司
IPC分类号： H03M13/11
摘要： 一种装置，该装置确定包含在低密度奇偶校验(LDPC)编码的码字中的信息比特的码块大小(CBS)。所述装置将CBS与至少一个阈值进行比较，基于该比较的结果确定Kb数，并且基于码率和该Kb数确定Kp数。所述装置生成奇偶校验矩阵。该奇偶校验矩阵的信息部分是由M个第二方阵形成的第一矩阵。M等于Kp乘以Kb。所述Kb个第二方阵中的总列数等于CBS的总比特数。所述M个第二方阵中的一个或多个矩阵是循环置换矩阵。所述装置基于所述奇偶校验矩阵来操作LDPC编码器或LDPC解码器。
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公开(公告)号：CN108934186A
公开(公告)日：2018-12-04
申请号：CN201880000877.7
申请日：2018-03-16
申请人： 联发科技股份有限公司
摘要： 本发明各方面提供了一种用于基于矩阵进行纠错的装置和方法。该装置包括存储器和处理电路。所述存储器被配置成存储与奇偶校验位的集合关联的矩阵。具有多行多列的所述矩阵包括具有与第一状态或第二状态对应的值的元素。所述矩阵还包括具有值与所述第一状态对应的两个元素的行。所述两个元素中的一个是对应于与所述行关联的奇偶校验位的奇偶校验元素。另外，与所述奇偶校验元素在同一列中的其它元素具有与所述第二状态对应的值。所述处理电路被配置成基于所述矩阵来实现纠错。在另一个实施方式中，所述处理电路被配置成通过基于所述矩阵用数据单元生成所述奇偶校验位的集合对数据单元进行编码，并且形成包括所述数据单元和所述奇偶校验位的集合的码字。所述处理电路还被配置成基于所述矩阵对具有接收到的数据单元的接收到的码字进行解码，并且获得解码后的数据单元。
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公开(公告)号：CN107040328B
公开(公告)日：2018-11-30
申请号：CN201610822779.4
申请日：2016-09-14
申请人： 联发科技股份有限公司
IPC分类号： H04J11/00 , H04B1/04 , H04B7/0452 , H04B7/08 , H04L27/00
CPC分类号： H04B1/0475 , H04B7/0452 , H04L25/03891 , H04L27/0012
摘要： 本发明提供一种干扰消除装置及方法，其中，该干扰消除装置包括：前端处理电路，用于接收至少一干扰信号和所需信号；内部处理电路，用于信道/噪声估计且用于抑制该干扰信号；以及多输入多输出处理电路，用于根据该抑制的干扰信号盲测该干扰信号的干扰参数，且用于从该所需信号中消除该干扰信号且根据该检测的干扰参数和来自该内部处理电路的该信道/噪声估计本发明提供的装置精确执行干扰消除，改进装置性能。解调该所需信号。
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