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公开(公告)号：CN107666316A
公开(公告)日：2018-02-06
申请号：CN201710620850.5
申请日：2017-07-27
Applicant: 美国亚德诺半导体公司
Inventor： K·Q·恩古因
Abstract: 本公开涉及在过采样数模转换器中的信封-依赖性噪声形分割。公开在多-位DAC中应用噪声形分割技术的改善的机理。噪声形分割是指通过下列方法构建两个或多个噪声形信号(其总和等于初始数字输入信号)：将输入信号的各字分裂成两个或多个子字，并通过相应的子字DAC组转化各子字。公开的机理包括在某些时间期限内确定输入信号的一部分的振幅范围，并且当将该部分的数字的字转换为模拟值时，将用于转换的子字DAC组的数量仅限制为产生对应于评估的部分的模拟输出所需的数量，其数量根据跟踪幅度确定，并且可以小于子字DAC组的总数。将未使用的子字DAC组置于省电模式可降低功耗。
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公开(公告)号：CN106559080A
公开(公告)日：2017-04-05
申请号：CN201610857716.2
申请日：2016-09-28
Applicant: 美国亚德诺半导体公司
Inventor： K·Q·恩古因
IPC: H03M1/12
Abstract: 本申请涉及用于数模转换器的低功率切换技术。本公开实施例提供改良的切换技术，运用返回‑保持方案控制三阶层DAC单元。本公开的技术包括在至少处于两段零数字值转换保持期之间的时期持续时间中，将DAC单元关闭。由于DAC单元在两次保持期之间关闭，当D型正反器在这些保持期因应待转换数字值的改变而发生输出改变时，电流源汲极电压在临界瞬时时间中不会受到干扰。如此可降低功率消耗，同时保有三阶层复归保持DAC的高效能特性。
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公开(公告)号：CN102821341A
公开(公告)日：2012-12-12
申请号：CN201210189080.0
申请日：2012-06-08
Applicant: 美国亚德诺半导体公司
IPC: H04R3/00
CPC classification number: H04H60/04
Abstract: 本发明涉及双线路数字音频接口。输入音频接口可以包括用于传送音频数据的两个信号输入。第一信号线可以承载数字串行音频数据。第二信号线可以承载用于区分在第一信号线上传送的串行音频数据的字时钟信号。在立体声音频数据的情况下，字时钟信号可以对应于左右时钟信号，并可以将针对右声道的音频数据与针对左声道的音频数据相区分。音频数据还可以根据不同的配置进行区分，例如在传送的音频数据包括用于多于两个声道的音频的情况下。字时钟信号可以被缩放成重新生成用于编码第一信号线上的串行音频数据的位时钟信号。不需要传送编码位时钟信号。
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公开(公告)号：CN102820887A
公开(公告)日：2012-12-12
申请号：CN201210188718.9
申请日：2012-06-08
Applicant: 美国亚德诺半导体公司
CPC classification number: H03L7/0991 , H03L7/23
Abstract: 本发明的示范性实施例提供一种数模混合锁相环。数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径中的分频器，以从较低频率的基准输入信号生成较高频率的输出信号。数字PLL还可以使用芯片上自由振荡式环形振荡器作为用于数字PLL引擎的时钟。
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公开(公告)号：CN113225077B
公开(公告)日：2023-08-29
申请号：CN202110160855.0
申请日：2021-02-05
Applicant: 美国亚德诺半导体公司
Abstract: 本公开涉及在电流舵数模转换器中利用电流存储特性。公开用于控制3级电流舵DAC单元的改进的开关技术。这些技术包括将DAC单元的两个实现为场效应晶体管(FET)的电流源与其各自的偏置源以及负载进行解耦，以转换零数字输入，其中解耦以一定顺序执行。该技术还包括将电流源耦合到它们各自的偏置源以及耦合到负载以转换非零数字输入，其中耦合也以一定顺序执行。解耦和耦合偏置源和负载到DAC单元的电流源的一定顺序基于FET中的电流存储现象。在操作DAC单元时利用电流存储可以减少功耗，同时保留3级电流舵DAC的高性能。
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Patent Agency Ranking
公开(公告)号：CN107046405B
公开(公告)日：2021-12-14
申请号：CN201610943628.4
申请日：2016-11-02
Applicant: 美国亚德诺半导体公司
Abstract: 本文公开提供用于使用多个相关电平移动电容器增强运算放大器的低频(DC)增益的系统和方法。在实施方案中，运算放大器在第一相中使用第一相关电平移动电容器电平移动，然后在至少第二非重叠连续相中使用至少第二相关电平移动电容器再次电平移动。在实施方案中，多个相关电平移动电容器被开关电路网络控制。
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公开(公告)号：CN107979376B
公开(公告)日：2021-10-29
申请号：CN201710996368.1
申请日：2017-10-24
Applicant: 美国亚德诺半导体公司
IPC: H03M3/00
Abstract: 本公开提供了包络‑依赖性阶数变化的滤波器控制。离散时间(例如数字)滤波器可以用作用于处理过采样的输入信号的插值滤波器，例如被包括为Σ‑Δ数模转换电路的一部分。插值滤波器控制电路可以被配置为至少部分地响应于指示包络信号幅度的信息来调整离散时间插值滤波器的滤波器阶数。例如，高电平输入信号可以使用具有比用于低电平输入信号的相应衰减更严格(例如具有更大的衰减)的阻带衰减的插值滤波器来处理。滤波器阶数可以是可变的，例如响应于输入信号的检测到的包络幅度而变化，以与具有固定参数的滤波器相比实现功率节省。
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公开(公告)号：CN105453169B
公开(公告)日：2020-03-17
申请号：CN201480044912.7
申请日：2014-08-12
Applicant: 美国亚德诺半导体公司
IPC: G10K11/16
Abstract: 一种减少延迟以提高性能的有源噪声消除(ANC)的系统和方法。在某些实施例中，系统使用采样周期采样噪声信号，以创建表示噪声信号的数字信号数据流。数据传输层携带数字信号数据到信号处理器。传输层临时组织数字信号数据以在采样周期的初始阶段中放置数字信号数据。采样周期的剩余阶段被设置为持续时间，允许信号处理器处理在初始阶段携带的数字信号数据，并在同一采样周期输出处理后的数据。以这种方式，数据的处理发生在一个采样周期内，以及延迟可降低和可预测。
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公开(公告)号：CN107666316B
公开(公告)日：2021-03-09
申请号：CN201710620850.5
申请日：2017-07-27
Applicant: 美国亚德诺半导体公司
Inventor： K·Q·恩古因
Abstract: 本公开涉及在过采样数模转换器中的包络依赖性噪声形分割。公开在多‑位DAC中应用噪声形分割技术的改善的机理。噪声形分割是指通过下列方法构建两个或多个噪声形信号(其总和等于初始数字输入信号)：将输入信号的各字分裂成两个或多个子字，并通过相应的子字DAC组转化各子字。公开的机理包括在某些时间期限内确定输入信号的一部分的振幅范围，并且当将该部分的数字的字转换为模拟值时，将用于转换的子字DAC组的数量仅限制为产生对应于评估的部分的模拟输出所需的数量，其数量根据跟踪幅度确定，并且可以小于子字DAC组的总数。将未使用的子字DAC组置于省电模式可降低功耗。
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公开(公告)号：CN106559078B
公开(公告)日：2020-04-14
申请号：CN201610834005.3
申请日：2016-09-20
Applicant: 美国亚德诺半导体公司
Inventor： K·Q·恩古因
Abstract: 本公开涉及数模转换器中的可变长度动态元件匹配。本公开的实施例提供改进的机制，用于施加DEM技术到包括多个单元的DAC。公开的机制包括跟踪输入数字信号在一定时间周期的幅度，以确定输入信号的部分的幅值的范围，并且当转换部分的数字值为模拟值并施加特定的DEM技术时，限制在其上仅施加DEM技术的DAC单元的数量仅为产生相应于所跟踪的部分的模拟输出必要的数量，该数量基于跟踪振幅确定，并可以小于DAC单元的总数。以这种方式，可以减少失配错误，用于更小的输入信号振幅。只要有可能，未使用的DAC单元可以被置于省电模式，提供降低功耗的优点。
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