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公开(公告)号：CN117270814A
公开(公告)日：2023-12-22
申请号：CN202311251486.1
申请日：2023-09-26
Applicant: 福州大学
IPC: G06F7/575
Abstract: 本发明提供了一种数字化的存内运算单元电路，Address通过DECODER译码成operation type以及word line；LOGIC ARRAY根据word line使能对应的cell；同时每个cell根据operation type进行单个bit的逻辑运算；在进行范围最值检索使能时，逻辑阵列输出WIRE NAND的结果给MAX/MIN ARRAY进行筛选；MAX/MIN ARRAY结束筛选后，LOGIC ARRAY根据最值所在的位置输出对应数据。应用本技术方案可实现使用数字电路的模式来实现逻辑内存，更加灵活。可以根据使用场景增加或减少存内逻辑。
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