公开(公告)号：CN117785119A

公开(公告)日：2024-03-29

申请号：CN202311164289.6

申请日：2023-09-11

Applicant: 瑞萨电子株式会社

Inventor： 寺岛和昭 ,  中村淳 ,  R·吉米雷

IPC: G06F7/544 ,  G06F7/523 ,  G06N3/0464 ,  G06N3/063 ,  G06F13/28

Abstract: 本公开涉及一种半导体装置。第二存储器具有可并行访问的n个存储体，并且存储像素数据。输入DMA控制器通过使用n个输入通道将被存储在第二存储器中的像素数据分别传送到n个乘法‑累加单元。顺序控制器控制输入DMA控制器，以使第一输入通道将输入存储体的第一像素空间中的像素数据传送到第一乘法‑累加单元，并且使第二输入通道将同一输入存储体的第二像素空间中的像素数据传送到第二乘法‑累加单元。

公开(公告)号：CN116774964A

公开(公告)日：2023-09-19

申请号：CN202310247690.X

申请日：2023-03-15

Applicant: 瑞萨电子株式会社

Inventor： 寺岛和昭 ,  中村淳 ,  R·吉米雷

IPC: G06F7/498 ,  G06F13/16 ,  G06F13/28 ,  G06N3/063 ,  G06N3/0464

Abstract: 提供了一种能够防止神经网络处理中的电流消耗的急剧变化的半导体设备。伪电路向n数目个MAC电路中的至少一个或多个MAC电路输出伪数据，并且使n数目个MAC电路中的至少一个或多个MAC电路执行伪计算并且输出伪输出数据。输出侧DMA控制器通过使用n数目个通道，分别将来自n数目个MAC电路的正常输出数据的片段传送到存储器，并且不将伪输出数据传送到存储器。在该半导体设备中，在从输出侧DMA控制器结束去往存储器的数据传送的定时到输入侧DMA控制器开始来自存储器的数据传送的定时的时段中，n数目个MAC电路中的至少一个或多个MAC电路执行伪计算。