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公开(公告)号:CN106529300B
公开(公告)日:2022-07-22
申请号:CN201610827325.6
申请日:2016-09-14
Applicant: 瑞萨电子株式会社
Abstract: 提供了一种能够任意操作微处理器同时保护安全程序的半导体装置。所述半导体装置包括:存储器,具有存储任意程序的第一程序区域和存储安全程序的第二程序区域;微处理器,输出指定程序中的指令的地址;以及存储器保护单元,基于从微处理器输出的地址来控制对所述存储器的访问。当通过执行所述第一程序区域中的程序而从微处理器输出的地址指定了第二程序区域中的分支允许区域时,存储器保护单元允许对存储器的访问。当所述地址指定了分支禁止区域时,存储器保护单元禁止对存储器的访问。
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公开(公告)号:CN117220469A
公开(公告)日:2023-12-12
申请号:CN202310669609.7
申请日:2023-06-07
Applicant: 瑞萨电子株式会社
Inventor: 植木浩
Abstract: 本公开的实施例涉及半导体设备和用于控制半导体设备的电路的电源控制处理方法。一种半导体设备包括:第一调节器,电连接到第一电源线;第二调节器,电连接到第二电源线;控制电路,被配置为控制该第一调节器和该第二调节器;以及至少两个功能电路模块,能够电连接到该第一电源线和该第二电源线。当所有功能电路模块被设置为通电状态(激活模式)时,该控制电路控制该第一调节器向该第一电源线输出电压,并且控制该第二调节器向该第二电源线输出电压,并且当一些功能电路模块被设置为断电状态(待机模式)时,该控制电路控制该第一调节器向该第一电源线输出电压,并且控制该第二调节器不向该第二电源线输出电压。
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公开(公告)号:CN107423025A
公开(公告)日:2017-12-01
申请号:CN201710351996.4
申请日:2017-05-18
Applicant: 瑞萨电子株式会社
Inventor: 植木浩
CPC classification number: G06F17/15 , G06F7/5443 , G06F13/4282 , G11C11/419 , Y02D10/14 , Y02D10/151 , G06F7/544 , G06F7/575
Abstract: 本发明涉及一种相关运算电路和半导体器件。该相关运算电路包括存储多个检测图案数据的第一SRAM、乘积和运算器、存储中间数据的第二SRAM、和比较器。当顺序地输入时间序列数据时,在输入一个时间序列数据的时段期间,获得涉及所述一个时间序列数据的所有相关函数的中间数据。当输入一个时间序列数据时,乘积和运算器将从所述第一SRAM顺序读取的检测图案数据与所述一个输入时间序列数据相乘。与该乘法同步地,从所述第二SRAM读取对应的中间数据,并且将所顺序计算的乘积累加到所读取的中间数据中,以作为中间数据被写入所述第二SRAM。作为结果,所计算的相关函数数据被供应给所述比较器以与预定的指定值进行比较。
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公开(公告)号:CN108932161A
公开(公告)日:2018-12-04
申请号:CN201810475203.4
申请日:2018-05-17
Applicant: 瑞萨电子株式会社
IPC: G06F9/48
CPC classification number: G06F12/0246 , G06F2212/7203 , G06F2212/7205 , G11C16/16 , G11C16/3459 , G11C29/021 , H01L27/11521 , H01L27/11531 , G06F9/4818
Abstract: 本发明的目的是提供能够在保持高中断响应性能的同时抑制电路规模增加的半导体器件及其控制方法。根据实施例,一种半导体器件包括:闪存存储器,其中存储N个中断子例程程序;中断控制电路,其检测中断的发生;计数器,其基于中断控制电路的检测结果来确定N个中断因素的相应发生概率;中断缓冲存储器,其中存储与N个中断因素中的被确定为发生概率高的前M个中断因素对应的M(M
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公开(公告)号:CN106529300A
公开(公告)日:2017-03-22
申请号:CN201610827325.6
申请日:2016-09-14
Applicant: 瑞萨电子株式会社
CPC classification number: G06F12/1441 , G06F12/1408 , G06F21/52 , G06F21/55 , G06F21/57 , G06F2212/1052 , G06F2212/402 , G06F21/577 , G06F21/74 , G06F21/78 , G06F2221/034
Abstract: 提供了一种能够任意操作微处理器同时保护安全程序的半导体装置。所述半导体装置包括:存储器,具有存储任意程序的第一程序区域和存储安全程序的第二程序区域;微处理器,输出指定程序中的指令的地址;以及存储器保护单元,基于从微处理器输出的地址来控制对所述存储器的访问。当通过执行所述第一程序区域中的程序而从微处理器输出的地址指定了第二程序区域中的分支允许区域时,存储器保护单元允许对存储器的访问。当所述地址指定了分支禁止区域时,存储器保护单元禁止对存储器的访问。
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