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公开(公告)号：CN107430167B
公开(公告)日：2021-02-02
申请号：CN201580078737.8
申请日：2015-06-18
Applicant: 瑞萨电子株式会社
IPC: G01R31/28
Abstract: 根据本发明的半导体装置(1)包括具有扫描链的待测试电路(2)以及通过使用扫描链执行待测试电路的扫描测试的第一测试控制装置(3)和第二测试控制装置(4)。第二测试控制装置(4)执行待测试电路(2)的第二扫描测试，待测试电路(2)向第一测试控制装置(3)提供指令，以在执行第二扫描测试之后执行第一扫描测试，并且第一测试控制装置(3)响应于来自待测试电路的指令(2)执行待测试电路(2)的第一扫描测试。
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公开(公告)号：CN107430167A
公开(公告)日：2017-12-01
申请号：CN201580078737.8
申请日：2015-06-18
Applicant: 瑞萨电子株式会社
IPC: G01R31/28
Abstract: 根据本发明的半导体装置(1)包括具有扫描链的待测试电路(2)以及通过使用扫描链执行待测试电路的扫描测试的第一测试控制装置(3)和第二测试控制装置(4)。第二测试控制装置(4)执行待测试电路(2)的第二扫描测试，待测试电路(2)向第一测试控制装置(3)提供指令，以在执行第二扫描测试之后执行第一扫描测试，并且第一测试控制装置(3)响应于来自待测试电路的指令(2)执行待测试电路(2)的第一扫描测试。
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公开(公告)号：CN107430166A
公开(公告)日：2017-12-01
申请号：CN201580078374.8
申请日：2015-04-16
Applicant: 瑞萨电子株式会社
IPC: G01R31/28
Abstract: 本发明的半导体器件(9)具备：FIFO(91)；测试数据写入电路(92)，其与第一时钟信号(910)同步地将多个测试数据依次写入FIFO(91)；测试控制电路(93)，其与测试数据写入电路(92)将多个测试数据向FIFO(91)的写入并行地，与第二时钟信号(920)同步地实施依次读出在FIFO(91)中保存的多个测试数据的被测试电路(94)的扫描测试，其中，第二时钟信号(920)与第一时钟信号(910)不同步。
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公开(公告)号：CN116364129A
公开(公告)日：2023-06-30
申请号：CN202211655658.7
申请日：2022-12-21
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及半导体装置及存储电路测试方法。在安装在半导体装置中的SRAM电路中，电源电压降低电路生成通过降低外部电源电压而获得的降低电压。第一电源电压选择电路选择所述外部电源电压和所述降低电压中的一个电压作为供应给字线驱动器的驱动电压。第二电源电压选择电路选择所述外部电源电压和所述降低电压中的一个电压作为向存储单元供应操作电压的电源线的电压。
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公开(公告)号：CN107430166B
公开(公告)日：2020-01-10
申请号：CN201580078374.8
申请日：2015-04-16
Applicant: 瑞萨电子株式会社
IPC: G01R31/28
Abstract: 本发明的半导体器件(9)具备：FIFO(91)；测试数据写入电路(92)，其与第一时钟信号(910)同步地将多个测试数据依次写入FIFO(91)；测试控制电路(93)，其与测试数据写入电路(92)将多个测试数据向FIFO(91)的写入并行地，与第二时钟信号(920)同步地实施依次读出在FIFO(91)中保存的多个测试数据的被测试电路(94)的扫描测试，其中，第二时钟信号(920)与第一时钟信号(910)不同步。
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