公开(公告)号：CN110532164B

公开(公告)日：2024-01-09

申请号：CN201910398237.2

申请日：2019-05-14

Applicant: 瑞萨电子株式会社

Inventor： 新井悠太 ,  长谷川恭子 ,  佐佐木宏幸

IPC: G06F11/36

Abstract: 本公开涉及半导体设备和调试方法，以便更加有效地执行使用锁步方法在装置中调试程序。例如，一种半导体装置包括第一处理器核、第二处理器核、第一调试电路、第二调试电路以及能够输出用于停止由第一处理器核和第二处理器核执行程序的错误信号的错误控制电路。第二调试电路相对于第二处理器核执行与第一处理器核不同的关于调试的设置。即使第一处理器核的第一处理结果和第二处理器核的第二处理结果彼此不一致，当基于关于调试的设置，第一处理器核执行程序且第二处理器核停止执行程序时，错误控制电路使错误信号的输出无效。

公开(公告)号：CN110532164A

公开(公告)日：2019-12-03

申请号：CN201910398237.2

申请日：2019-05-14

Applicant: 瑞萨电子株式会社

Inventor： 新井悠太 ,  长谷川恭子 ,  佐佐木宏幸

IPC: G06F11/36

Abstract: 本公开涉及半导体设备和调试方法，以便更加有效地执行使用锁步方法在装置中调试程序。例如，一种半导体装置包括第一处理器核、第二处理器核、第一调试电路、第二调试电路以及能够输出用于停止由第一处理器核和第二处理器核执行程序的错误信号的错误控制电路。第二调试电路相对于第二处理器核执行与第一处理器核不同的关于调试的设置。即使第一处理器核的第一处理结果和第二处理器核的第二处理结果彼此不一致，当基于关于调试的设置，第一处理器核执行程序且第二处理器核停止执行程序时，错误控制电路使错误信号的输出无效。