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公开(公告)号：CN111223836B
公开(公告)日：2024-07-09
申请号：CN201911158381.5
申请日：2019-11-22
Applicant: 瑞萨电子株式会社
IPC: H01L23/498 , H01L23/488
Abstract: 本公开的各实施例涉及半导体器件和及电子设备。布线基板的下表面包括：与安装在上表面上的半导体芯片重叠的第一区域，以及围绕第一区域并且与半导体芯片不重叠的第二区域。第一区域包括第三区域和围绕第三区域的第四区域，在第三区域中未布置多个外部端子，在第四区域中布置多个外部端子。多个外部端子包括布置在第一区域的第四区域中的多个端子，以及布置在第二区域中的多个端子。多个端子包括：用于向半导体芯片的核心电路提供电源电位的多个电源端子，以及用于向半导体芯片的核心电路提供基准电位的多个基准端子。
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公开(公告)号：CN109671683A
公开(公告)日：2019-04-23
申请号：CN201811190306.2
申请日：2018-10-12
Applicant: 瑞萨电子株式会社
IPC: H01L23/31 , H01L23/498
Abstract: 半导体器件具有布线衬底，布线衬底上安装有半导体芯片。布线衬底的布线层具有布线。该布线具有在截面图中沿“X”方向延伸的主布线单元和沿“Y”方向延伸的多个子布线单元，并且被供给有电源电位。布线层具有布线。该布线具有在截面图中沿“X”方向延伸的主布线单元和沿“Y”方向延伸的多个子布线单元，并且被供给有参考电位。子布线单元和子布线单元具有端部单元和在与端部单元相对的一侧的端部单元，并且沿“X”方向交替布置在主布线单元之间。过孔布线耦合到端部单元。
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公开(公告)号：CN111223836A
公开(公告)日：2020-06-02
申请号：CN201911158381.5
申请日：2019-11-22
Applicant: 瑞萨电子株式会社
IPC: H01L23/498 , H01L23/488
Abstract: 本公开的各实施例涉及半导体器件和及电子设备。布线基板的下表面包括：与安装在上表面上的半导体芯片重叠的第一区域，以及围绕第一区域并且与半导体芯片不重叠的第二区域。第一区域包括第三区域和围绕第三区域的第四区域，在第三区域中未布置多个外部端子，在第四区域中布置多个外部端子。多个外部端子包括布置在第一区域的第四区域中的多个端子，以及布置在第二区域中的多个端子。多个端子包括：用于向半导体芯片的核心电路提供电源电位的多个电源端子，以及用于向半导体芯片的核心电路提供基准电位的多个基准端子。
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公开(公告)号：CN208970499U
公开(公告)日：2019-06-11
申请号：CN201821657256.X
申请日：2018-10-12
Applicant: 瑞萨电子株式会社
IPC: H01L23/31 , H01L23/498
Abstract: 半导体器件具有布线衬底，布线衬底上安装有半导体芯片。布线衬底的布线层具有布线。该布线具有在截面图中沿“X”方向延伸的主布线单元和沿“Y”方向延伸的多个子布线单元，并且被供给有电源电位。布线层具有布线。该布线具有在截面图中沿“X”方向延伸的主布线单元和沿“Y”方向延伸的多个子布线单元，并且被供给有参考电位。子布线单元和子布线单元具有端部单元和在与端部单元相对的一侧的端部单元，并且沿“X”方向交替布置在主布线单元之间。过孔布线耦合到端部单元。(ESM)同样的发明创造已同日申请发明专利
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