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公开(公告)号：CN103633945B
公开(公告)日：2016-08-17
申请号：CN201310629540.1
申请日：2013-11-29
Applicant: 清华大学 , 清华大学深圳研究生院
Abstract: 本发明公开了一种源同步高速串行接口时钟通路前端放大电路，包括：低通滤波器模块，用于从高速输出CP/CN提取用于表征占空比的低频分量；放大器模块，用于实现低频分量的放大和共模电平的调整；交流耦合模块，用于实现共模电平的移位和第一级级放大器输入翻转点的调整；级放大电路，用于实现小信号的放大。本发明提出了一种带占空比校准的前端放大电路。采用pi阻抗匹配实现共模阻抗和差模阻抗的分别匹配降低反射，采用两级ESD保护降低寄生效应，中低合适的处理可以降低链路的抖动预算。
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Patent Agency Ranking
公开(公告)号：CN102684684B
公开(公告)日：2015-01-21
申请号：CN201210130284.7
申请日：2012-04-27
Applicant: 清华大学深圳研究生院
IPC: H03L7/00
Abstract: 本发明公开了电路设计和数据传输技术领域中的一种多通道前向时钟高速串行接口的正交时钟产生电路。包括延迟线电路、第一相位平均电路、第二相位平均电路、第一缓冲器和第二缓冲器；延迟线电路用于产生等相位差的第一相时钟、第二相时钟、第三相时钟和第四相时钟；第一相位平均电路用于输入同相的第二相时钟和同相的第三相时钟，其输出时钟的相位为第二和第三相时钟的相位的均值；第二相位平均电路用于输入反相的第一相时钟和同相的第四相时钟，其输出时钟的相位为第一相时钟反相相位和第四相时钟的相位的均值；第一和第二缓冲器分别用于输入第一和第二相位平均电路的输出时钟，并经过满摆幅放大后输出。本发明提供的电路功耗低且占用面积小。
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公开(公告)号：CN102931982A
公开(公告)日：2013-02-13
申请号：CN201210478209.X
申请日：2012-11-22
Applicant: 清华大学深圳研究生院
IPC: H03L7/085
Abstract: 本发明公开了电路设计和数据传输技术领域中的一种高速串行接口接收端的时钟数据恢复电路中的时钟相位判断电路，包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元和第三投票单元。本发明先将两路高速信号解复用（Demux）成四路相对低速的信号，输入时钟相位判断电路。然后时钟相位判断电路中的鉴相器分别对这四路信号处理，判断出相应的early/late信息。最后时钟相位判断电路中的投票单元将这四组early/late信息进行投票，得出综合的early/late信息。时钟相位判断电路输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。本发明提供的时钟相位判断电路不但使时钟数据恢复环路的带宽减小了一半，并且使数字模块速度降低了一半，设计简单、功耗低且占用面积小。
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公开(公告)号：CN104253620A
公开(公告)日：2014-12-31
申请号：CN201410475671.3
申请日：2014-09-17
Applicant: 清华大学 , 清华大学深圳研究生院
Abstract: 一种用于高速串行接口的发射机，包括数据通路与时钟通路，数据通路包括合路器一、合路器二以及连接所述合路器一与合路器二实现二者输出数据信号合路的多路选择器；时钟通路包括两路分别送至合路器一和合路器二作为采样时钟的正交时钟信号，以保证合路器一和合路器二输出的两路数据信号的准确性且相差四分之一个采样时钟周期，本发明采用基于负反馈的“合路时间窗口搜索环路”，能够自动保证数据信号和时钟信号之间时序关系，从而去掉了发射机中工作在最高速率的锁存器以及相应的时钟信号缓冲器，从而大大节约了功耗和面积。
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公开(公告)号：CN104253620B
公开(公告)日：2016-03-30
申请号：CN201410475671.3
申请日：2014-09-17
Applicant: 清华大学 , 清华大学深圳研究生院
Abstract: 一种用于高速串行接口的发射机，包括数据通路与时钟通路，数据通路包括合路器一、合路器二以及连接所述合路器一与合路器二实现二者输出数据信号合路的多路选择器；时钟通路包括两路分别送至合路器一和合路器二作为采样时钟的正交时钟信号，以保证合路器一和合路器二输出的两路数据信号的准确性且相差四分之一个采样时钟周期，本发明采用基于负反馈的“合路时间窗口搜索环路”，能够自动保证数据信号和时钟信号之间时序关系，从而去掉了发射机中工作在最高速率的锁存器以及相应的时钟信号缓冲器，从而大大节约了功耗和面积。
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公开(公告)号：CN102931982B
公开(公告)日：2015-10-14
申请号：CN201210478209.X
申请日：2012-11-22
Applicant: 清华大学深圳研究生院
Abstract: 本发明公开了电路设计和数据传输技术领域中的一种高速串行接口接收端的时钟数据恢复电路中的时钟相位判断电路，包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元和第三投票单元。本发明先将两路高速信号解复用（Demux）成四路相对低速的信号，输入时钟相位判断电路。然后时钟相位判断电路中的鉴相器分别对这四路信号处理，判断出相应的early/late信息。最后时钟相位判断电路中的投票单元将这四组early/late信息进行投票，得出综合的early/late信息。时钟相位判断电路输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。本发明提供的时钟相位判断电路不但使时钟数据恢复环路的带宽减小了一半，并且使数字模块速度降低了一半，设计简单、功耗低且占用面积小。
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