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公开(公告)号：CN116743163A
公开(公告)日：2023-09-12
申请号：CN202310524713.7
申请日：2023-05-10
Applicant: 清华大学
Abstract: 本申请提供了一种小数分频锁相环和数字时间转换器控制方法，涉及射频技术领域，该锁相环包括：第一电路、参考时钟单元、数字时间转换器、相位域比较器、微分积分调制器和非线性矫正电路；第一电路包括：鉴相器、滤波器、振荡器和多模分频器；相位域比较器被配置用于根据多模分频器输出的分频信号，和，数字时间转换器输出的调制后时钟信号，输出相位误差信号；相位域比较器的输出连接至非线性矫正电路；微分积分调制器被配置用于向所述非线性矫正电路输出量化误差信号；非线性矫正电路被配置用于根据相位误差信号和量化误差信号，向数字时间转换器输出控制信号，以对数字时间转换器进行控制。
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公开(公告)号：CN116131848A
公开(公告)日：2023-05-16
申请号：CN202310147020.0
申请日：2023-02-09
Applicant: 清华大学
Abstract: 本发明提供一种支持非线性矫正的开环分数分频器、片上系统及电子设备，涉及集成电路技术领域，包括：多模分频器与数字时间转换器连接；数字时间转换器与数字域拟合模块和锁相环模块分别连接；多模分频器接收参考时钟信号和分频控制信号向数字时间转换器输出分频信号；数字时间转换器接收分频信号，结合分段非线性预失真函数对自身进行非线性矫正得到输出信号并对外输出；锁相环模块获取输出信号，并提取出相位误差信号输出至数字域拟合模块；数字域拟合模块根据相位误差信号、多比特信号，在数字域进行非线性拟合得到分段非线性预失真函数。本发明有效降低非线性矫正运算的复杂度。以较小的功耗和面积的代价获得大量的性能提升。
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公开(公告)号：CN117650781A
公开(公告)日：2024-03-05
申请号：CN202311360944.5
申请日：2023-10-19
Applicant: 清华大学
Abstract: 本发明提供一种实现多个锁相环相位同步的电路、片上系统以及电子设备，涉及集成电路技术领域，包括：多个锁相环布设于一个芯片或者多个芯片中，每个锁相环的输出端与多个分频器的输入端连接；第一采样器用于对第一分频器的输出信号进行采样，得到采样信号并传输至所述锁相环相位控制模块；锁相环相位控制模块用于根据采样信号、参考时钟、同步复位信号以及频率控制字，产生锁相环相位调整信号并传输至与第一分频器连接的锁相环，对该锁相环的相位进行调整。本发明消除由锁相环、分频器以及信号路径引入的相位模糊，实现同一芯片上不同锁相环之间，同一锁相环不同通道之间以及不同芯片上锁相环的信号之间的相位同步。
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公开(公告)号：CN116566385A
公开(公告)日：2023-08-08
申请号：CN202310538684.X
申请日：2023-05-12
Applicant: 清华大学
Abstract: 本发明提供了一种频率校准锁相环和频率校准方法，涉及射频技术领域，锁相环包括：第一电路、高速累加器、时间数字转换器和自动频率校准逻辑电路，第一电路包括：参考信号单元、鉴相器、滤波器、振荡器和多模分频器；其中，振荡器的输出连接至多模分频器、高速累加器和时间数字转换器；参考信号单元的输出连接至鉴相器、高速累加器和时间数字转换器；时间数字转换器和高速累加器的输出端连接自动频率校准逻辑电路的输入端；自动频率校准逻辑电路的输出端连接振荡器的数字控制输入端；锁相环通过高速累加器、时间数字转换器、参考信号单元和自动频率校准逻辑电路，进行频率锁定；锁相环在完成频率锁定后，通过第一电路，进行相位锁定。
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