公开(公告)号：CN102708190A

公开(公告)日：2012-10-03

申请号：CN201210149227.3

申请日：2012-05-15

申请人： 浪潮电子信息产业股份有限公司

发明人： 李拓 ,  李仁刚 ,  王恩东 ,  胡雷钧 ,  秦济龙

IPC分类号： G06F17/30 ,  G06F12/08

摘要： 本发明提供一种CC-NUMA系统中结点控制芯片目录Cache的方法，设计实现一个目录Cache模块，完成并优化对存储器的访问控制。在计算机体系结构的研究与设计中，经常会考虑到应用程序访存的局部性。其中，最近访问的数据会在不久后再次被访问这被称为时间局部性，基于这个特性，在基于目录的CC-NUMA系统中引入Cache来缓存目录项，并采用最近最少使用（LeastRecentlyUsed，LRU）替换算法，可以很好地降低目录访问的压力，缓解存储器访问的瓶颈效应。

公开(公告)号：CN101833491B

公开(公告)日：2012-10-24

申请号：CN201010155162.4

申请日：2010-04-26

申请人： 浪潮电子信息产业股份有限公司

发明人： 王恩东 ,  胡雷钧 ,  李仁刚 ,  秦济龙

IPC分类号： G06F11/16

摘要： 本发明提供一种节点互连系统链路检测电路的设计与FPGA实现方法，充分考虑互联CPU的结构对传输链路物理特性的影响，采用模拟电路实现的方法，配置链路传输的电压摆幅特性，实现互联CPU传输链路的检测，实现过程中设计原理以及结构实现包括：发送端检测电路的原理实现，接收端检测电路的原理实现，检测电路原理仿真验证，检测电路FPGA实现，检测电路FPGA调试和FPGA平台硬件链路故障设置调试。

公开(公告)号：CN101833491A

公开(公告)日：2010-09-15

申请号：CN201010155162.4

申请日：2010-04-26

申请人： 浪潮电子信息产业股份有限公司

发明人： 王恩东 ,  胡雷钧 ,  李仁刚 ,  秦济龙

IPC分类号： G06F11/16

摘要： 本发明提供一种节点互连系统链路检测电路的设计与FPGA实现方法，充分考虑互联CPU的结构对传输链路物理特性的影响，采用模拟电路实现的方法，配置链路传输的电压摆幅特性，实现互联CPU传输链路的检测，实现过程中设计原理以及结构实现包括：发送端检测电路的原理实现，接收端检测电路的原理实现，检测电路原理仿真验证，检测电路FPGA实现，检测电路FPGA调试和FPGA平台硬件链路故障设置调试。

公开(公告)号：CN102708190B

公开(公告)日：2016-09-28

申请号：CN201210149227.3

申请日：2012-05-15

申请人： 浪潮电子信息产业股份有限公司

发明人： 李拓 ,  李仁刚 ,  王恩东 ,  胡雷钧 ,  秦济龙

IPC分类号： G06F17/30 ,  G06F12/0873

摘要： 本发明提供一种CC‑NUMA系统中结点控制芯片目录Cache的方法，设计实现一个目录Cache模块，完成并优化对存储器的访问控制。在计算机体系结构的研究与设计中，经常会考虑到应用程序访存的局部性。其中，最近访问的数据会在不久后再次被访问这被称为时间局部性，基于这个特性，在基于目录的CC‑NUMA系统中引入Cache来缓存目录项，并采用最近最少使用（Least Recently Used，LRU）替换算法，可以很好地降低目录访问的压力，缓解存储器访问的瓶颈效应。

公开(公告)号：CN102520882A

公开(公告)日：2012-06-27

申请号：CN201110404194.8

申请日：2011-12-08

申请人： 浪潮电子信息产业股份有限公司

发明人： 王恩东 ,  胡雷钧 ,  李仁刚 ,  秦济龙

IPC分类号： G06F3/06

摘要： 本发明提供一种静态随机存储器及其实现方法，该方法数据分级存储的工作原理是基于数据访问的局部性。分级存储是根据数据的重要性、访问频率、保留时间、性能等指标，将数据采取不同的存储方式分别存储在不同性能的存储设备上，通过分级存储管理实现数据客体在存储设备之间的自动迁移。通过将不经常访问的数据自动移到存储层次中较低的层次，释放出较高成本的存储空间给更频繁访问的数据，可以获得更好的性价比。

公开(公告)号：CN102694798A

公开(公告)日：2012-09-26

申请号：CN201210149233.9

申请日：2012-05-15

申请人： 浪潮电子信息产业股份有限公司

发明人： 秦济龙

IPC分类号： H04L29/06 ,  H04L29/12

摘要： 本发明提供一种基于Hash映射表的高速串行互联的方法，该方法是通过Hash查找匹配原理，将其逻辑用硬件电路描述，将待查数据写入存储体，两者结合构成内容可寻址存储体，根据口地址格式及互联端口的数量确定该存储体的数据宽度和数据深度，通过Hash_Key查找到对应于地址后，系统通过控制器控制读取HASH表项中数据，读取出表项中的数据后通过比较器进行比对，若匹配，则输出匹配地址，建立数传链路。

公开(公告)号：CN103248585A

公开(公告)日：2013-08-14

申请号：CN201310219598.9

申请日：2013-06-05

申请人： 浪潮电子信息产业股份有限公司

发明人： 胡雷钧 ,  秦济龙 ,  李仁刚 ,  刘刚

IPC分类号： H04L12/931

摘要： 本发明公开了一种高效能的服务器中继交换芯片，包括有数传保护控制器、通过数据总线与数传保护控制器连接的远程管理控制器服务器监控SMbus接口模块、以及通过数据总线分别与数传保护控制器和远程管理控制器服务器监控SMbus接口模块连接的智能管理模块。本发明基于SERDES的串行交换中继芯片通信技术，数据传输吞吐率可达10Gbps×4，4通道的4×4交换中继芯片。可以实现数据传输速度快、硬件代价小、抗干扰能力强，在计算机等重要数据流量大且对高数据传输速率和路径配置有要求的场合非常适用。