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公开(公告)号：CN116884455A
公开(公告)日：2023-10-13
申请号：CN202310856473.0
申请日：2023-07-12
申请人： 武汉贞坤电子有限公司
IPC分类号： G11C7/22
摘要： 本发明公开了一种用于多目标模拟的双口RAM读出方法及电路，属于智能硬件技术领域，该方法包括：根据待模拟目标的距离最小调节精度，确定写入时钟频率；根据写入时钟频率和待模拟的目标个数，确定读出随路时钟的频率，并输出对应频率的读出随路时钟；接收FPGA发出的每个目标模拟的使能信号，并根据每个目标使能信号的时间顺序分别读取RAM中存储的待模拟目标的信息数据，按照读出随路时钟生成具有多通道的多目标模拟数据发送至FPGA；其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，多目标模拟数据中的通道与模拟目标一一对应。该方法可以大大节约FPGA资源，减小多目标下状态下常规RAM芯片数目。
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公开(公告)号：CN116884455B
公开(公告)日：2024-09-17
申请号：CN202310856473.0
申请日：2023-07-12
申请人： 武汉贞坤电子有限公司
IPC分类号： G11C7/22
摘要： 本发明公开了一种用于多目标模拟的双口RAM读出方法及电路，属于智能硬件技术领域，该方法包括：根据待模拟目标的距离最小调节精度，确定写入时钟频率；根据写入时钟频率和待模拟的目标个数，确定读出随路时钟的频率，并输出对应频率的读出随路时钟；接收FPGA发出的每个目标模拟的使能信号，并根据每个目标使能信号的时间顺序分别读取RAM中存储的待模拟目标的信息数据，按照读出随路时钟生成具有多通道的多目标模拟数据发送至FPGA；其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，多目标模拟数据中的通道与模拟目标一一对应。该方法可以大大节约FPGA资源，减小多目标下状态下常规RAM芯片数目。
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公开(公告)号：CN114167712A
公开(公告)日：2022-03-11
申请号：CN202111458808.0
申请日：2021-12-02
申请人： 武汉贞坤电子有限公司
摘要： 本发明公开了一种多频率同步时钟系统，包括级联的第一时钟芯片组、第二时钟芯片组、……、第K级时钟芯片组和末级时钟芯片组；其中第一级时钟芯片组与外部时钟连接，第二～末级时钟芯片组均包括多个时钟芯片，形成时钟信号传输网络；且第二～K级时钟芯片组中所有时钟芯片工作在不分频状态；该系统还包括信号同步模块；第K级时钟芯片组和末级时钟芯片组之间设有多个末级同步模块，该末级同步模块包括缓存器、触发器和锁相环，触发器调整锁定时钟信号与同步信号的相位关系；末级时钟芯片组中所有时钟芯片在同步信号的控制下对时钟信号分频输出。本发明实现了多通道不同频率时钟的输出，并且所有时钟输出保持同步。
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公开(公告)号：CN114167712B
公开(公告)日：2023-07-04
申请号：CN202111458808.0
申请日：2021-12-02
申请人： 武汉贞坤电子有限公司
摘要： 本发明公开了一种多频率同步时钟系统，包括级联的第一时钟芯片组、第二时钟芯片组、……、第K级时钟芯片组和末级时钟芯片组；其中第一级时钟芯片组与外部时钟连接，第二～末级时钟芯片组均包括多个时钟芯片，形成时钟信号传输网络；且第二～K级时钟芯片组中所有时钟芯片工作在不分频状态；该系统还包括信号同步模块；第K级时钟芯片组和末级时钟芯片组之间设有多个末级同步模块，该末级同步模块包括缓存器、触发器和锁相环，触发器调整锁定时钟信号与同步信号的相位关系；末级时钟芯片组中所有时钟芯片在同步信号的控制下对时钟信号分频输出。本发明实现了多通道不同频率时钟的输出，并且所有时钟输出保持同步。
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