公开(公告)号：CN114997386B

公开(公告)日：2024-03-22

申请号：CN202210749104.7

申请日：2022-06-29

Applicant: 桂林电子科技大学

Inventor： 许晨曦 ,  黄品高 ,  唐宁 ,  党选举 ,  王辉 ,  高超 ,  于文龙

IPC: G06N3/065 ,  G06N3/0464 ,  G06F30/327 ,  G06F30/331

Abstract: 本发明公开一种基于多FPGA异构架构的CNN神经网络加速设计方法，包括以下步骤：根据模块的功能判断，在RTL级使用Verilog HDL设计能实现完整的计算功能的模块，其余的模块使用Vivado的HLS工具进行开发；对卷积神经网络进行量化；CPU依据任务分配法分配计算任务给FPGA板；FPGA板和外部存储器进行初始化配置；CPU获取加载信息并将加载信息通过数据收发单元加载至各个FPGA开发板；两个卷积计算单元通过流水交替方式进行计算；直到当前卷积神经网络计算完成，输出结果。本发明采取HLS与HDL相结合的方式，对神经网络的不同模块分别使用HLS和HDL开发，缩短了开发时长，降低研究成本。

公开(公告)号：CN114997386A

公开(公告)日：2022-09-02

申请号：CN202210749104.7

申请日：2022-06-29

Applicant: 桂林电子科技大学

Inventor： 许晨曦 ,  黄品高 ,  唐宁 ,  党选举 ,  王辉 ,  高超 ,  于文龙

IPC: G06N3/063 ,  G06N3/04 ,  G06F30/327 ,  G06F30/331

Abstract: 本发明公开一种基于多FPGA异构架构的CNN神经网络加速设计方法，包括以下步骤：根据模块的功能判断，在RTL级使用Verilog HDL设计能实现完整的计算功能的模块，其余的模块使用Vivado的HLS工具进行开发；对卷积神经网络进行量化；CPU依据任务分配法分配计算任务给FPGA板；FPGA板和外部存储器进行初始化配置；CPU获取加载信息并将加载信息通过数据收发单元加载至各个FPGA开发板；两个卷积计算单元通过流水交替方式进行计算；直到当前卷积神经网络计算完成，输出结果。本发明采取HLS与HDL相结合的方式，对神经网络的不同模块分别使用HLS和HDL开发，缩短了开发时长，降低研究成本。

公开(公告)号：CN112286891A

公开(公告)日：2021-01-29

申请号：CN201910670468.4

申请日：2019-07-24

Applicant: 桂林电子科技大学

Inventor： 黄沁鹏 ,  欧阳宁 ,  林乐平 ,  于文龙 ,  黄品高

IPC: G06F16/18 ,  G06F16/215 ,  G06F11/08 ,  H04L1/00

Abstract: 本发明涉及一种嵌入式以太网数据采集方法，解决的是实时性低并不能兼顾可靠性的技术问题，通过采用步骤一，FPGA系统初始化，在系统中安装Libpcap函数库；步骤二，FPGA系统设置n1条通道，根据Libpcap函数库采用乒乓方法在n1条通道中轮换进行数据包捕获；步骤三，将数据的数据包格式设置为源端口地址、目标端口地址、数据长度、校验码、数据内容传输给PC系统，所述校验码包含有数据序列信息；步骤四，PC系统接收到传输的数据后，进行数据过滤；步骤五，PC系统进行数据识别处理的技术方案，较好的解决了该问题，可用于中。