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公开(公告)号：CN101202910A
公开(公告)日：2008-06-18
申请号：CN200710169860.8
申请日：2007-11-14
Applicant: 株式会社瑞萨科技
CPC classification number: H04N19/436 , H04N19/12 , H04N19/13 , H04N19/44 , H04N19/70
Abstract: 本发明涉及图像解码装置、图像编码装置和系统LSI。本发明的图像解码装置，与根据编码了的数据中包含的参数的种类选择码表或编码形式来使用的图像编码方法的解码对应，具备：比特流处理部，将编码了的数据的比特流变换为中间形式；以及图像处理部，将变换为中间形式的数据进行解码，并变换为图像数据，比特流处理部和图像处理部独立启动。在图像编码装置中，同样具备：图像处理部，将编码的图像数据变换为中间形式；比特流处理部，对变换为上述中间形式的数据进行编码，变换为比特流。由此实现低动作频率、低耗电的图像编解码处理。
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公开(公告)号：CN101446890A
公开(公告)日：2009-06-03
申请号：CN200810179480.7
申请日：2008-11-28
Applicant: 株式会社瑞萨科技
IPC: G06F5/06
CPC classification number: H04L49/901 , H04L49/90
Abstract: 本发明提供一种流处理装置、流处理方法和数据处理系统。与数据流区分而另行准备控制用流，根据控制用流而先进行程序和参数的更新。在对流处理装置内的程序和参数进行存储的存储器中准备双缓存区域。还预先记载输入到控制用流中的数据流的位置，用于读出数据流的缓存器也进行多路化，从而先读出进行下一处理的数据流的起始部分。根据本发明，能够提供一种能够使连续地处理多个数据流时的处理性能提高的流处理装置。
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公开(公告)号：CN101547358A
公开(公告)日：2009-09-30
申请号：CN200910005428.4
申请日：2009-01-20
Applicant: 株式会社瑞萨科技
CPC classification number: H04N19/86 , H04N19/103 , H04N19/124 , H04N19/17 , H04N19/176 , H04N19/436 , H04N19/61
Abstract: 本发明提供了一种图像编码设备，在不形成条带的情况下，其不需要在跨过并行处理区域边界的连续宏块之间的量化参数的引用。图像编码设备从并行处理区域的顶部顺序地通过并行处理对编码目标图像的宏块进行编码，并且该图像编码设备具有用于每个并行处理区域的编码元件。当并行处理区域的顶部宏块的所有量化正交变换系数为零时，编码元件将非零系数添加到部分系数，使得系数为非零。因此，抑制在每个并行处理区域的顶部宏块中生成跳过宏块。由于没有必要形成条带，因此在并行处理区域边界上应用预测，因而编码效率提高。在解码时不会产生错误，并且解码图像质量不会劣化。
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公开(公告)号：CN101286125A
公开(公告)日：2008-10-15
申请号：CN200810092161.2
申请日：2008-04-10
Applicant: 株式会社瑞萨科技
IPC: G06F11/00
CPC classification number: G06F11/0793 , G06F9/30054 , G06F9/3861 , G06F9/3885 , G06F9/4812 , G06F11/0721 , G06F2209/481
Abstract: 本发明提供一种不进行错误发生时的指令地址存储和错误处理结束后的执行指令恢复控制的附带协同处理器的微处理器。在处理器系统中，在由错误检测部检测出错误的情况下，错误检测部(120)向中断控制部(64)输出错误信号，中断控制部(64)将错误地址寄存器(61)的值和控制信号输出到程序计数器控制部(20)，将程序计数器(21)的值改写为错误地址寄存器(61)的值，由此实现基于错误中断处理的转移处理。在此，当检测出错误时，不进行存储错误发生时的程序计数器(21)的值的处理，不设置特定的存储寄存器以及错误处理执行后恢复到错误发生时的地址的控制电路。
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