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公开(公告)号：CN100533409C
公开(公告)日：2009-08-26
申请号：CN200680006470.2
申请日：2006-07-21
申请人： 松下电器产业株式会社
摘要： 用于非易失性存储器的地址管理，将整个逻辑地址空间划分成逻辑地址范围(0至15)，将物理地址空间划分成物理区(分段0至15)。使逻辑地址范围分别与物理区相关联，以管理所述地址。使逻辑地址范围的大小均衡。使与要存储诸如FAT之类被更频繁地重写的数据的逻辑地址范围(0)对应的物理区(分段(0))的大小比其它物理区的大小大，并分配逻辑地址范围和物理区。作为替换，使物理区的大小均衡，设置逻辑地址范围(0)的大小比其它逻辑地址范围的大小小。这样，物理区(分段)的实际重写频率彼此相等，由此能够延长非易失性存储器的寿命。
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公开(公告)号：CN100422956C
公开(公告)日：2008-10-01
申请号：CN200480022531.5
申请日：2004-08-03
申请人： 松下电器产业株式会社
CPC分类号： G06F3/0659 , G06F3/061 , G06F3/0632 , G06F3/0679
摘要： 本发明提供一种半导体存储卡、存取装置和存取方法。在半导体存储卡内设置卡信息存储部，保持关于半导体存储卡的存取条件或存取速度等的存取性能的信息。另外，存取装置从半导体存储卡取得保持的信息，以用于文件系统的控制中。由此，尽管所用的存储器的特性或管理方法不同，均可最佳化存取装置、半导体存储卡的处理，可从存取装置对半导体存储卡实现高速的存取。
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公开(公告)号：CN100422955C
公开(公告)日：2008-10-01
申请号：CN200480008606.4
申请日：2004-10-13
申请人： 松下电器产业株式会社
CPC分类号： G06F12/06 , G06F2212/2022
摘要： 将控制器(102)和4个闪速存储器(F0～F3)的各2个连接到2条存储器总线上，将各闪速存储器分割为大致相等的大小的区域，形成前后半区域。在4存储器结构时，以每个规定的大小区分由主机指定的连续逻辑地址，按下述顺序以重复巡回F0、F1、F2、F3的形式进行写入。在2存储器结构时，以重复巡回F00、F10、F01、F11的形式进行写入。这样，与连接到控制器上的闪速存储器的数目无关地谋求控制器处理的共用化。
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公开(公告)号：CN101185067A
公开(公告)日：2008-05-21
申请号：CN200680017750.3
申请日：2006-05-18
申请人： 松下电器产业株式会社
CPC分类号： G06F12/0246 , G06F2212/7201
摘要： 本发明提供一种存储器控制器，其能够避免在正常动作时由于地址管理表的写回处理所引起的存取速度下降，并且能够缩短在存储器卡初始化时地址管理表的生成时间。存储器控制器(114)具有，暂时存储地址管理表(112)的读写存储器(113)；存储器控制部(122)，在数据的写入目标的物理块从某地址范围切换到其它地址范围时，其向非易失性存储器(115)写入读写存储器中暂时存储的地址管理表和用于将切换后的地址范围特定下来的地址范围确定信息；以及地址管理表生成部(107)，在初始化时基于地址范围确定信息，读取在特定的地址范围内中包含的、用于管理物理块的状态的分布管理信息，并基于读取的分布管理信息生成地址管理表(112)。
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公开(公告)号：CN100371873C
公开(公告)日：2008-02-27
申请号：CN200480006833.3
申请日：2004-09-13
申请人： 松下电器产业株式会社
CPC分类号： G06F12/0246 , G06F3/0611 , G06F3/0625 , G06F3/0658 , G06F3/0659 , G06F3/0688 , Y02D10/154
摘要： 在半导体存储卡内设置主信息存储器，保持从访问装置提供的数据写入开始地址和数据尺寸。空物理区生成单元在根据数据写入开始地址和数据尺寸写入数据时，决定是否清除非易失性存储器的无效块以及所清除的块数。在清除的情况下，对于不同的存储器芯片同时执行数据写入和无效块的清除。由此，优化数据的清除处理，能够实现从访问装置对于半导体存储卡的高速访问。
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公开(公告)号：CN1833229A
公开(公告)日：2006-09-13
申请号：CN200480022531.5
申请日：2004-08-03
申请人： 松下电器产业株式会社
CPC分类号： G06F3/0659 , G06F3/061 , G06F3/0632 , G06F3/0679
摘要： 本发明提供一种半导体存储卡、存取装置和存取方法。在半导体存储卡内设置卡信息存储部，保持关于半导体存储卡的存取条件或存取速度等的存取性能的信息。另外，存取装置从半导体存储卡取得保持的信息，以用于文件系统的控制中。由此，尽管所用的存储器的特性或管理方法不同，均可最佳化存取装置、半导体存储卡的处理，可从存取装置对半导体存储卡实现高速的存取。
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公开(公告)号：CN100590608C
公开(公告)日：2010-02-17
申请号：CN200680017750.3
申请日：2006-05-18
申请人： 松下电器产业株式会社
CPC分类号： G06F12/0246 , G06F2212/7201
摘要： 本发明提供一种存储器控制器，其能够避免在正常动作时由于地址管理表的写回处理所引起的存取速度下降，并且能够缩短在存储器卡初始化时地址管理表的生成时间。存储器控制器(114)具有，暂时存储地址管理表(112)的读写存储器(113)；存储器控制部(122)，在数据的写入目标的物理块从某地址范围切换到其它地址范围时，其向非易失性存储器(115)写入读写存储器中暂时存储的地址管理表和用于将切换后的地址范围特定下来的地址范围确定信息；以及地址管理表生成部(107)，在初始化时基于地址范围确定信息，读取在特定的地址范围内中包含的、用于管理物理块的状态的分布管理信息，并基于读取的分布管理信息生成地址管理表(112)。
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公开(公告)号：CN100428210C
公开(公告)日：2008-10-22
申请号：CN200380100037.1
申请日：2003-10-14
申请人： 松下电器产业株式会社
CPC分类号： G06K7/10297 , G06K7/0008 , G06K19/0723 , H04N5/4401 , H04N5/50 , H04N21/4183
摘要： 提供一种在与处理能力低的数据传送装置之间可以实现高速的数据传送的集成电路卡。本发明的集成电路卡具有：控制部，附加包含有关数据包的数据长度信息的管理信息，生成数据包，分割所述数据包后，生成由数据传送装置指示的尺寸的数据长度的数据块的；通信部，在把构成一个所述数据包的多个所述数据块向所述数据传送装置发送时，在发送包含有所述管理信息的所述数据块时，向所述数据传送装置发送插入信号，在发送不包含有所述管理信息的数据块时，不向所述数据传送装置发送插入信号。
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公开(公告)号：CN101286137A
公开(公告)日：2008-10-15
申请号：CN200810083561.7
申请日：2004-10-13
申请人： 松下电器产业株式会社
IPC分类号： G06F12/06
CPC分类号： G06F12/06 , G06F2212/2022
摘要： 本发明公开了半导体存储器装置和控制器及其读写控制方法。将控制器102和4个闪速存储器F0～F3的各2个连接到2条存储器总线上，将各闪速存储器分割为大致相等的大小的区域，形成前后半区域。在4存储器结构时，以每个规定的大小区分由主机指定的连续逻辑地址，按下述顺序以重复巡回F0、F1、F2、F3的形式进行写入。在2存储器结构时，以重复巡回F00、F10、F01、F11的形式进行写入。这样，与连接到控制器上的闪速存储器的数目无关地谋求控制器处理的共用化。
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公开(公告)号：CN100422962C
公开(公告)日：2008-10-01
申请号：CN200580006079.8
申请日：2005-02-25
申请人： 松下电器产业株式会社
IPC分类号： G06F12/16
CPC分类号： G06F11/1441 , G06F11/1435
摘要： 把存储与簇或物理块等的预定的存储单位对应的写入结束标志的写入结束标志表(105)保存到非易失性的控制存储器(106)内。然后，检测向预定的存储单位进行的数据写入的结束，把写入结束标志写入到写入结束标志表(105)上的对应的存储单位的地址内。这样就可以确认已正常地写入了数据。即便是不能向作为主存储器的写入单位的页内写入表示写入结束的标志的情况下，也可以提高写入的可靠性。
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