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公开(公告)号：CN113065303A
公开(公告)日：2021-07-02
申请号：CN202110247735.4
申请日：2021-03-06
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于FPGA的DSCNN加速器分层验证方法，包括以下步骤：S1，原始图像经过加速器所设计网络的软件模型运算，记录并存储所有中间特征数据；S2，对特征数据进行重新排序，作为标准结果；S3，根据深度可分离网络特性，对仿真所需的特征数据等参数进行排序，并初始化至一个DRAM模型中；S4，读取仿真起终值，仿真时根据寄存器值抓取有效卷积结果；S5，以网络层为单位，对比标准结果与仿真结果，得到验证结果。本发明采用分层存储的方式使得设计者能够进行自定义仿真验证，即可规定仿真的起始层与结束层，并且在卷积计算出现错误的情况下快速定位错误所在位置，极大节省了仿真验证的时间成本，提高设计效率。
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公开(公告)号：CN114491391B
公开(公告)日：2025-04-29
申请号：CN202210053200.8
申请日：2022-01-18
Applicant: 杭州电子科技大学
Abstract: 本发明公开了基于FPGA的一阶线性微分方程硬件逻辑实时求解方法，包括以下步骤：S1，构建待求解微分方程模块；S2，基于改进的四阶Runge‑Kutta算法数值迭代求解模型和上述S1中的模块，构建全硬件化、局部并行计算的参数更新模块；S3，基于S2中参数更新模块，构建用于计算的算法子顶层模块；S4，基于状态寄存器，构建实时控制模块，具备对子顶层模块的运行控制、x变量的迭代计算等功能；S5，基于S1～S4中所有模块，构建算法计算模型的顶层模块，并预留必要的参数用户接口。本发明保证高求解精度的同时，在一定程度上缓解该算法数值迭代模型固有的高串行性所带来的计算时延问题。
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Patent Agency Ranking
公开(公告)号：CN115079996A
公开(公告)日：2022-09-20
申请号：CN202210678233.1
申请日：2022-06-16
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于全并行硬件逻辑的超高速流水线式五点中值滤波方法，包括如下步骤：S1、对输入一维有符号数序列x(n)进行五点数据缓存，并将数据的补码形式以特定时序并行输出；S2、对S1中输出的并行数据进行预处理；S3、对S2中预处理后的数据进行并行化两两比较，获取数据之间的大小关系，并将比较结果寄存至对应的大小关系寄存器中；S4、根据S2中预处理后的并行数据和S3中大小关系寄存器的值，计算冗余度输出中值索引号；S5、根据S4中计算所得中值索引号，利用MUX选择原始并行数据中相应索引号的索引值进行输出。该方法通过更少的比较次数、更少的时钟延迟输出中值滤波结果，消耗的硬件逻辑资源更少，计算延迟更低。
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公开(公告)号：CN113065303B
公开(公告)日：2024-02-02
申请号：CN202110247735.4
申请日：2021-03-06
Applicant: 杭州电子科技大学
IPC: G06F30/34 , G06N3/0464
Abstract: 本发明公开了一种基于FPGA的DSCNN加速器分层验证方法，包括以下步骤：S1，原始图像经过加速器所设计网络的软件模型运算，记录并存储所有中间特征数据；S2，对特征数据进行重新排序，作为标准结果；S3，根据深度可分离网络特性，对仿真所需的特征数据等参数进行排序，并初始化至一个DRAM模型中；S4，读取仿真起终值，仿真时根据寄存器值抓取有效卷积结果；S5，以网络层为单位，对比标准结果与仿真结果，得到验证结果。本发明采用分层存储的方式使得设计者能够进行自定义仿真验证，即可规定仿真的起始层与结束层，并且在卷积计算出现错误的情况下快速定位错误所在位置，极大节省了仿真验证的时间成本，提高设计效率。
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公开(公告)号：CN114744982B
公开(公告)日：2025-05-06
申请号：CN202210497553.7
申请日：2022-05-09
Applicant: 杭州电子科技大学
IPC: H03H17/06
Abstract: 本发明公开了一种乘法优化的低通FIR滤波器实现方法，包括初始计算单元、通用计算单元和求和电路。以流水线形式级联而成的N‑1个电路结构相似的通用计算单元(N‑1为滤波器阶数)对输入信号进行延时和加法运算，该计算单元的HDL代码由脚本语言自动生成；初始计算单元计算当前输入信号与第一项滤波器系数的乘积；求和电路对各级流水线的乘加结果进行求和运算。本发明以传统直接I型FIR滤波器作为基础，针对乘法电路进行了输入参数的位宽优化和结构优化，只需增加少量寄存器，即可大大减小乘法电路的面积。经15阶低通FIR滤波器的FPGA验证，本发明虽增加了约4.45％的DFF资源消耗，但使得LUT资源消耗量减少了13.12％，达到了通过乘法优化进行面积优化的目的。
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公开(公告)号：CN114744982A
公开(公告)日：2022-07-12
申请号：CN202210497553.7
申请日：2022-05-09
Applicant: 杭州电子科技大学
IPC: H03H17/06
Abstract: 本发明公开了一种乘法优化的低通FIR滤波器实现方法，包括初始计算单元、通用计算单元和求和电路。以流水线形式级联而成的N‑1个电路结构相似的通用计算单元(N‑1为滤波器阶数)对输入信号进行延时和加法运算，该计算单元的HDL代码由脚本语言自动生成；初始计算单元计算当前输入信号与第一项滤波器系数的乘积；求和电路对各级流水线的乘加结果进行求和运算。本发明以传统直接I型FIR滤波器作为基础，针对乘法电路进行了输入参数的位宽优化和结构优化，只需增加少量寄存器，即可大大减小乘法电路的面积。经15阶低通FIR滤波器的FPGA验证，本发明虽增加了约4.45％的DFF资源消耗，但使得LUT资源消耗量减少了13.12％，达到了通过乘法优化进行面积优化的目的。
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公开(公告)号：CN114491391A
公开(公告)日：2022-05-13
申请号：CN202210053200.8
申请日：2022-01-18
Applicant: 杭州电子科技大学
Abstract: 本发明公开了基于FPGA的一阶线性微分方程硬件逻辑实时求解方法，包括以下步骤：S1，构建待求解微分方程模块；S2，基于改进的四阶Runge‑Kutta算法数值迭代求解模型和上述S1中的模块，构建全硬件化、局部并行计算的参数更新模块；S3，基于S2中参数更新模块，构建用于计算的算法子顶层模块；S4，基于状态寄存器，构建实时控制模块，具备对子顶层模块的运行控制、x变量的迭代计算等功能；S5，基于S1～S4中所有模块，构建算法计算模型的顶层模块，并预留必要的参数用户接口。本发明保证高求解精度的同时，在一定程度上缓解该算法数值迭代模型固有的高串行性所带来的计算时延问题。
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