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公开(公告)号：CN101872772A
公开(公告)日：2010-10-27
申请号：CN201010197517.6
申请日：2010-06-08
Applicant: 杭州电子科技大学
IPC: H01L27/12
Abstract: 本发明涉及一种用于横向高压器件和智能功率集成电路的厚膜SOI材料。本发明依次包括半导体衬底、薄隐埋氧化层、P型硅隐埋层和N型顶层硅膜。半导体衬底和N型顶层硅膜中的杂质为均匀分布；半导体衬底厚度为100～300μm，掺杂硼浓度为1013～1015cm-3；N型顶层硅膜厚度为2～70μm，掺杂磷浓度为5×1014～2×1016cm-3；薄隐埋氧化层是厚度为50～300nm的二氧化硅；P型硅隐埋层材料为硅，厚度为22～145μm，掺杂杂质元素包括铝、镓、硼，每种掺杂杂质的掺杂浓度在水平方向上均匀分布、在竖直方向变化。本发明在表面终端技术、漂移区长度优化等方面具有显著提高，有利于节能降耗、保护环境。
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公开(公告)号：CN103354207A
公开(公告)日：2013-10-16
申请号：CN201310293465.6
申请日：2013-07-11
Applicant: 杭州电子科技大学
IPC: H01L21/336
Abstract: 本发明涉及一种抗ESD集成SOILDMOS器件单元的制作方法。现有方法制作的成SOILDMOS器件系统重量大、成本高，且可靠性低。本发明采用五次氧化，九次光刻制作出具有集成抗ESD结构和功能的SOILDMOS器件单元。本发明在芯片面积成本稍有增加条件下使集成功率与射频SOILDMOS器件具有优良的集成抗ESD自我保护功能，显著改善SOILDMOS器件的自我抗ESD保护性能，减小采用该器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。
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公开(公告)号：CN103354207B
公开(公告)日：2015-08-19
申请号：CN201310293465.6
申请日：2013-07-11
Applicant: 杭州电子科技大学
IPC: H01L21/336
Abstract: 本发明涉及一种抗ESD集成SOI LDMOS器件单元的制作方法。现有方法制作的成SOI LDMOS器件系统重量大、成本高，且可靠性低。本发明采用五次氧化，九次光刻制作出具有集成抗ESD结构和功能的SOI LDMOS器件单元。本发明在芯片面积成本稍有增加条件下使集成功率与射频SOI LDMOS器件具有优良的集成抗ESD自我保护功能，显著改善SOI LDMOS器件的自我抗ESD保护性能，减小采用该器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。
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公开(公告)号：CN101872772B
公开(公告)日：2011-08-31
申请号：CN201010197517.6
申请日：2010-06-08
Applicant: 杭州电子科技大学
IPC: H01L27/12
Abstract: 本发明涉及一种用于横向高压器件和智能功率集成电路的厚膜SOI材料。本发明依次包括半导体衬底、薄隐埋氧化层、P型硅隐埋层和N型顶层硅膜。半导体衬底和N型顶层硅膜中的杂质为均匀分布；半导体衬底厚度为100～300μm，掺杂硼浓度为1013～1015cm-3；N型顶层硅膜厚度为2～70μm，掺杂磷浓度为5×1014～2×1016cm-3；薄隐埋氧化层是厚度为50～300nm的二氧化硅；P型硅隐埋层材料为硅，厚度为22～145μm，掺杂杂质元素包括铝、镓、硼，每种掺杂杂质的掺杂浓度在水平方向上均匀分布、在竖直方向变化。本发明在表面终端技术、漂移区长度优化等方面具有显著提高，有利于节能降耗、保护环境。
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公开(公告)号：CN201673910U
公开(公告)日：2010-12-15
申请号：CN201020221058.6
申请日：2010-06-08
Applicant: 杭州电子科技大学
IPC: H01L27/12
Abstract: 本实用新型涉及一种厚膜SOI结构。本实用新型依次包括半导体衬底、薄隐埋氧化层、P型硅隐埋层和N型顶层硅膜。半导体衬底和N型顶层硅膜中的杂质为均匀分布；半导体衬底厚度为100～300μm，掺杂硼浓度为1013～1015cm-3；N型顶层硅膜厚度为2～70μm，掺杂磷浓度为5×1014～2×1016cm-3；薄隐埋氧化层是厚度为50～300nm的二氧化硅；P型硅隐埋层材料为硅，厚度为22～145μm，掺杂杂质元素包括铝、镓、硼。本实用新型在表面终端技术、漂移区长度优化等方面具有显著提高，有利于节能降耗、保护环境。
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